第四章组合逻辑电路

1、第四章第四章 组合逻辑电路组合逻辑电路CMOS门的特点？CMOS门使用时要特别注意什么？TTL门使用时要特别注意什么？CMOS门和TTL门的接口电路要考虑哪两个问题？第三章 逻辑门电路的学习重点是什么？内容提要小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。第四章第四章 组合逻辑电路组合逻辑电路数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路: 任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。 组合逻辑电路的分析方法组合逻辑电路的分析方法分析的主要步骤如下

2、： (1)根据已知电路，写出表达式； (2)由逻辑表达式列出真值表（表达式比较复杂的需简化后再列出真值表）； (3)所文字叙述该真值表描述的逻辑功能。小规模集成电路是指每片在十个门以下的集成芯片。所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。举例说明组合逻辑电路的分析方法 例： 试分析右图所示电路的逻辑功能。解：第一步：根据已知电路，可以写输出F的逻辑表达式为： 逻辑电路图BCACABF 第二步：可变换为 F = AB+AC+BC 第三步：列出真值表如表3-1所示。F真值表 第四步：确定电路的逻辑功能。 由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出

3、才为1。可见电路可实现多数表决逻辑功能。BCACABF例4-1： 试分析如图412所示的组合逻辑电路。解：由图可见，该电路为三级门电路。逐级写出表达式，就得到输出端的逻辑函数表达式为： 图412 例41电路图ABCCABCBABCAFABCCBA 根据表达式列出真值表如表4-1-1所示。 由真值表看出，该逻辑电路的逻辑功能是全0或者全1判断电路，即三变量一致电路。表4-1-1 例4-1真值表F00010010010001101000101011001111 解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。SBABABABABAABBABAABBABABFAFFF)(1132AB

4、ABFC1 真值表该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图（b）所示的逻辑图。图（b）逻辑图1、4-12、4-2组合逻辑电路的设计步骤： (1)分析设计要求，列出真值表，用卡诺图化简逻辑函数，写出设置输入函数最简与或表达式； (2)在最简式F中，寻找有用的添加项，提取公共因子，再用公共尾部替代，最后变换为与非式； (3)根据函数F的与非表达式画出电路图。与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。一、用与非门设计组

5、合逻辑电路一、用与非门设计组合逻辑电路例例43 试设计一个试设计一个“三变量不一致三变量不一致”组合逻辑电路组合逻辑电路 解解 根据三变量不一致的逻辑功能要求列根据三变量不一致的逻辑功能要求列 出真值表，如表出真值表，如表421所示。所示。表表421 例例43真值表真值表F00000011011101111001101111011110由真值表写出函数由真值表写出函数F的卡诺图的卡诺图由卡诺图写出函数由卡诺图写出函数F的最简与或式为的最简与或式为CBCABAF最后，变换为与非最后，变换为与非的形式的形式ABCCABCBABCAABCCABCBABCAABCACBBCABACCABCBACABA

6、CBCBCABAFABCCABCBABCAF根据表达式式画出电根据表达式式画出电路图路图422图422 例43电路图组合逻辑电路设计方法举例。 例：一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。解：(1)分析设计要求，设输入输出变量并逻辑赋值； 输入变量：烟感A 、温感B，紫外线光感C； 输出变量：报警控制信号Y。 逻辑赋值：用1表示肯定，用0表示否定。 (2)列真值表； 把逻辑关系转换成数字表示形式；真值表 (3) 由真值表写逻辑表达式，并化简；

7、 化简得最简式：逻辑电路图 (4) 画逻辑电路图： 用与非门实现，其逻辑图与例4-1相同。 如果作以下变换： 用一个与或非门加一个非门就可以实现， 其逻辑电路图如图所示。二、用或非门设计组合逻辑电路二、用或非门设计组合逻辑电路例4-4 试写出函数F(A,B,C)=m(0,1,3,4,5)的对偶函数的标准与或式。解 首先将函数F用卡诺图化简,写出函数F的最简与或式为 根据对偶原理写出函数F的对偶函数F*BCAFBCAF*CBACBACBACBBA即5 , 1 , 0,*mCBAF又函数F的反函数的标准与或式为7 , 6 , 2,mCBAF4-34-44-5第三节 常用的组合逻辑电路经常使用的组合

8、逻辑电路：编码器、译经常使用的组合逻辑电路：编码器、译码器、数据选择器、数值比较器、加法码器、数据选择器、数值比较器、加法器、函数发生器、奇偶效验器、发生器器、函数发生器、奇偶效验器、发生器等。等。一. 编码器编码编码：就是在选定的一系列二进制数码中，赋予每个二进：就是在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。能完成编码功能的电路称为制数码以某一固定含义。能完成编码功能的电路称为编码器编码器。X/Y图4- -1- -7 编码器通用逻辑符号在电子设备中将字符变换成二进制数，在电子设备中将字符变换成二进制数，叫做叫做字符编码字符编码。用二进制数码表示十进制数，叫做用二进制数码表

9、示十进制数，叫做二二十进制编码十进制编码。根据编码的概念，编码器的输入端子数根据编码的概念，编码器的输入端子数N和输出端子数和输出端子数n应该满足关系式：应该满足关系式：Nn2。 目前经常使用的编码器有普通编码器和优先编码器两种。 能识别输入（请求编码）信号的优先能识别输入（请求编码）信号的优先级别，并进行编码的逻辑部件称为级别，并进行编码的逻辑部件称为优先编优先编码器码器1、普通编码器、普通编码器所谓所谓8线，是指有线，是指有8个输入端，分别用个输入端，分别用 来表示来表示76543210IIIIIIII、 规定：在任一瞬间各输入端中只能一路有信号输入，而其余输入端无信号输入。 设有信号用逻

10、辑设有信号用逻辑0表示，无信号用表示，无信号用1表示，则表示，则可列出真值表，如表可列出真值表，如表431所示。所示。例例46 试设计一个试设计一个8线线3线编码器。线编码器。 I0 I1 I2 I3 I4 I5 I6 I7Y2Y1Y00111111110111111110111111110111111110111111110111111110111111110由由431列出的真值表写出相应的逻辑表达式列出的真值表写出相应的逻辑表达式765432107654321076543210765432100765432107654321076543210765432101765432107654321

11、076543210765432102IIIIII IIIIIIII IIIIIIII IIIIIIII IIYIIIIII IIIIIIII IIIIIIII IIIIIIII IIYIIIIII IIIIIIII IIIIIIII IIIIIIII IIY 观察真值表观察真值表431，对应表中，对应表中只有只有8个状态，而其余个状态，而其余248个状态所个状态所对应的最小项均为约束项，利用约对应的最小项均为约束项，利用约束项化简得：束项化简得：753107632176542IIIIYIIIIYIIIIY 若用与非门实现，需将上式化成与非形式，若用与非门实现，需将上式化成与非形式，如图如图43

12、3所示。所示。753107632176542IIIIYIIIIYIIIIY图图431 例例46电路图电路图图图432 为例为例46逻辑符号逻辑符号 在普通编码器中，任何时刻只允许输入一个有效编码请求信号，否则输出将发生混乱，为此，设计优先编码器。在优先编码器中，允许同时输入两个以上的有效编码请求信号。当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。1&1&1&1&.11.11.11.11.1111. .YS(15)YEX(14)Y0(9)Y1(7)Y2(6)(5)ST(4)IN7(3)IN6(2)IN5(1)IN4(13)IN3(12)IN2(11)IN1(10)IN0图4- -3

13、- -3 优先编码器逻辑图 例例47 分析图分析图433所示所示8线线3线优先编码器的逻辑功能。线优先编码器的逻辑功能。表432 8线3线优先编码器真值表输入输入输出输出STIN0IN1IN2IN3IN4IN5IN6IN7Y2Y1Y0YEXYS111111011111111111100000001001001010011010010011101101001111100010011111101010011111111001001111111111011高电平，高电平，0低电平，低电平，任意，输入低电平有效。任意，输入低电平有效。8线-3线优先编码器真值表返回返回选通输入端，低电平有效。选通输入端

14、，低电平有效。选通输出端，高电平有效。选通输出端，高电平有效。扩展端，低电平有效。扩展端，低电平有效。图图435 8线线3线扩展为线扩展为16线线4线影响编码器线影响编码器若高位片的输入中有低电平，则由于对应的若高位片的输入中有低电平，则由于对应的YS=1，使得低位片输出，使得低位片输出被封锁，结果取决于高位片的输出。反之则取决于低位片的输出。被封锁，结果取决于高位片的输出。反之则取决于低位片的输出。8线线- -3线优先编码器：线优先编码器：CT54148/CT74148CT54LS148/CT74LS148CC4532常用中规模优先编码器常用中规模优先编码器10线线- -4线优先编码器：线优

15、先编码器：CT54147/CT74147CT54LS147/CT74LS147CC40147 4-6 4-7二二. 译码器译码译码是编码的逆过程，将输入的每个二进制代码赋予的含义是编码的逆过程，将输入的每个二进制代码赋予的含义“翻译翻译”过来，并给出相应的输出信号。具有译码功能的逻辑过来，并给出相应的输出信号。具有译码功能的逻辑部件称为部件称为译码器译码器。译码器分为变量译码器、码译码器分为变量译码器、码制变换器和数字显示器。制变换器和数字显示器。逻辑符号为：1、2线线4线变量译码器线变量译码器图438 2线4线译码器根据译码的概念，译码器根据译码的概念，译码器的输出端子数的输出端子数N和输入

16、端子数和输入端子数n之间应该满足关系式：之间应该满足关系式：N2n。写输出表达式写输出表达式：STAAYSTAAYSTAAYSTAAY 010011012013由输出表达式列真值表。由输出表达式列真值表。由真值表可见，在选通由真值表可见，在选通端端ST（低电平有效）为（低电平有效）为0时，时，对应译码地址输入端对应译码地址输入端A1、A0的每一组代码输入，都能译的每一组代码输入，都能译成在对应输出端输出低电平成在对应输出端输出低电平0。在译码的过程中，任何在译码的过程中，任何时刻只有一个输出端为有效时刻只有一个输出端为有效电平，且其余输出端都为相电平，且其余输出端都为相反的电平。反的电平。ST

17、A1A0Y3Y2Y1Y0111110001110001110101010110110111表表4- -3- -4 2线线- -4线译码器真值表线译码器真值表1高电平，高电平，0低电平，低电平，任意，低电平有效。任意，低电平有效。图图439 2线线4线译码器的逻辑符号线译码器的逻辑符号STBIN/OCT12EN图4- -3- -10 2线-4线译码器扩展成3线-8线译码器A03210Y4Y5Y6Y7Y0Y1Y2Y3BIN/OCT12EN32101A1A2ST1111111011111111101011111110111011111011100111101111110110111110101011

18、111110001111111000Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2表4- -1- -5 图4- -1- -13所示电路功能表 注意：注意：新增的输入端一般作为最高位输入端，这样可以使新增的输入端一般作为最高位输入端，这样可以使得输出端排列有序。得输出端排列有序。用用2线线-4线译码器扩展成线译码器扩展成3线线-8线译码器。线译码器。3线线- -8线译码器线译码器表4- -3- -6 3线-8线译码器真值表图图4312 3线线8线译码器逻辑器符号线译码器逻辑器符号码制变换译码器（码制变换译码器（4线线- -10线译码器）线译码器） 将各种十进制（将各种十进制（BCD）变换为十进制数

19、）变换为十进制数码的译码器称为码的译码器称为码制译码器码制译码器。表4- -3- -7 4线-10线译码器真值表图4- -3- -14 4线-10线译码器逻辑符号用用2线线-4线和线和4线线-10线译码器扩展成线译码器扩展成5线线-32线译码器。线译码器。图4- -3- -15 利用BIN/OCT和和BCD/DEC构成5线-32线译码器片片产生产生4个片选通信号，每次选中一片个片选通信号，每次选中一片4线线-10线译码器，线译码器，从从8个输出端中输出一个有效信号，其余各片输出均为个输出端中输出一个有效信号，其余各片输出均为1。4.数字显示器数字显示器七段显示译码器七段显示译码器: :将输入的

20、二将输入的二十进制代码转换成十进制数码十进制代码转换成十进制数码对应各段的驱动信号。对应各段的驱动信号。LT为灯测试输入，低电平有为灯测试输入，低电平有效。效。BI/RBO为消隐（熄灭状态）为消隐（熄灭状态）输入和灭零输出端口，低电平有输入和灭零输出端口，低电平有效。效。RBI为灭零输入，低电平有效，使得显示器只显示非为灭零输入，低电平有效，使得显示器只显示非零的数据。零的数据。将将BI/RBO与与RBI配合使用，可实现多位数码显示的灭零控配合使用，可实现多位数码显示的灭零控制和数码的闪烁效果。制和数码的闪烁效果。十进制十进制或功能或功能输入输入 BIRBO输出输出字形字形LT RBI A3A

21、2A1A0YaYbYcYdYeYfYg01100001111111011000110110000 151111110000000消隐消隐 00000000脉冲消脉冲消隐隐10000000000000灯测试灯测试0 11111111 七段显示译码器功能表译码器用作数据分配器译码器用作数据分配器DMUX01ENG030123Y0Y1Y2Y3A0A1D图4- -1- -17 数据分配器逻辑符号；则则，若若，则有：，则有：若若DYAAAADYDSTAASTY 001010010 00 根据译码器的输出表达式有：根据译码器的输出表达式有：这说明，通过改变地址码输入端的二进制代码，可以将选这说明，通过改变

22、地址码输入端的二进制代码，可以将选通输入端的数据分配到不同的输出端，从而实现数据分配的逻通输入端的数据分配到不同的输出端，从而实现数据分配的逻辑功能。辑功能。若采用若采用CT74S138，从，从STA端输入数据（其它选通输入端接端输入数据（其它选通输入端接有效电平），可将数据以有效电平），可将数据以相反极性相反极性分配到输出端。分配到输出端。4-8三三. 全加器&ABCO 1位全加器=1=1FCI1位全加器位全加器 ABCIBACIBAABCIBACOCIBACIBACIABCIBACIBACIFABCIBACIBA 根据根据F及及CO的表达式，列出真值表。的表达式，列出真值表。按照组合逻辑电

23、路的分析步按照组合逻辑电路的分析步骤，首先写出各级逻辑门的输出骤，首先写出各级逻辑门的输出表达式：表达式：三、全加器三、全加器表4-1-2 全加器真值表1111101011011011000101110100101010000000FCOBACI由真值表可见，若由真值表可见，若A、B为为两个输入的两个输入的1位二进制数，位二进制数，CI为为低位二进制数相加的进位输出到低位二进制数相加的进位输出到本位的输入，则本位的输入，则F为三者之和，为三者之和，CO为三者相加向高位的进位输为三者相加向高位的进位输出。出。因此，该电路可完成因此，该电路可完成1位二位二进制数全加的功能，称为进制数全加的功能，称

24、为全加器全加器。全加器是常用的算术运算电全加器是常用的算术运算电路，图路，图4- -1- -3为全加器的逻辑符为全加器的逻辑符号。号。串行进位加法器串行进位加法器COCOB3A3CI 图4- -3-2-24 4位逐位进位加法器 由于每一位相加结果，必须等到低一位的进位产生以由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做后才能建立，因此这种结构也叫做逐位进位加法器逐位进位加法器。串行进位加法器的特点是串行进位加法器的特点是结构简单结构简单，最大缺点是，最大缺点是运算速度运算速度慢慢。为了提高运算速度，必须减小或消除由于进位信号逐位传。为了提高运算速度，必须减小或消除

25、由于进位信号逐位传递所消耗的时间，采用递所消耗的时间，采用超前进位加法器超前进位加法器。B2A2B1A1B0A0COCI COCI COCI F3F2F1F0在位全加器的基础上，可以构成多位加法电路。在位全加器的基础上，可以构成多位加法电路。1&11&11&11&1&1=1=1=1=111&1&1&1&.X1Y1X2Y2X3Y3X4Y4F1(4)F2(1)F3(13)F4(10)CO(9)(7)CI1(5)A1(6)B1(3)A2(2)B2(14)A3(15)B3(12)A4(11)B4图4- -3- -5 4位超前进位全加器.超前进位加法器超前进位加法器由位超前进位全加器逻辑电路可知，各位进

26、位信号由位超前进位全加器逻辑电路可知，各位进位信号Y2、Y3、Y4只与两个加数有关，只与两个加数有关，是并行产生的是并行产生的，都只需要经历一级，都只需要经历一级与非与非门和一级门和一级与或非与或非门的延迟时间。超前进位加法器大大提高门的延迟时间。超前进位加法器大大提高了运算速度。了运算速度。位超前进位全加器集成位超前进位全加器集成电路有：电路有：CT54 283/CT74 283、CT54 S 283/CT74 S 283、CT54 LS 283/ CT74 LS 283、CC4008等。等。4-14能完成比较两个数字的大小或是否相等的各种逻辑功能电能完成比较两个数字的大小或是否相等的各种逻

27、辑功能电路统称为路统称为数值比较器数值比较器。四四. 数值比较器COMP图4- -3- -29 数值比较器通用逻辑符号BAABBFBAABBAABBABAFBAABAF BABABA 根据电路写表达式：根据电路写表达式：根据表达式列写数值比较根据表达式列写数值比较器的真值表：器的真值表：电路的真值表输输 入入输输 出出ABFABFA=BFAB00010010011010011010集成位数值比较器集成位数值比较器多位数值比较器是由高位开始比较，逐位进行。对于集成多位数值比较器是由高位开始比较，逐位进行。对于集成数值比较器，设置有级联信号输入端，接收来自低位比较器的数值比较器，设置有级联信号输入

28、端，接收来自低位比较器的输出结果。若比较器的各位比较结果都相等，最终结果取决于输出结果。若比较器的各位比较结果都相等，最终结果取决于级联信号输入。级联信号输入。图4- -3- -32 4位数值比较器逻辑符号COMPA0A1A2ABABAB03PFABFABA3B0B1B203QB3PQPQPQFAB来自低位片的比较结果。来自低位片的比较结果。在单独使用或作为最低位片使用时，为了不影响比较结果，在单独使用或作为最低位片使用时，为了不影响比较结果，低位片级联输入低位片级联输入AB、ABABFAB3 100A3 B2 100A3=B3A2 B1 100A3=B3A2=B2A1 B0100A3=B3A

29、2=B2A1=B1A0 B0010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=B0010010A3=B3A2=B2A1=B1A0=B00010014位数值比较器真值表FABFABFABCOMP 高位片高位片A4A5A603PA7QPQPQPQ03B4B5B6B7COMP 低位片低位片A0A1A203PA3QPQPQPQ03B0B1B2B31图4- -3- -33 4位数值比较器扩展成8位数值比较器数值比较器的位数扩展数值比较器的位数扩展(1) 级联扩展级联扩展由图可见，低位的比较结果作为高位的条件。级联扩由图可见，低位的比较结果作为高位的条件。级联扩

30、展法结构简单，但运算速度低。展法结构简单，但运算速度低。(2) (2) 并联扩展并联扩展COMP 003PQPQPQ03COMP 4A3PQPQB3001A2B2A1B1A0B0PQCOMP 103PQPQPQ03COMP 203PQPQPQ03COMP 303PQPQPQ03A0A3B0B3A4A7B4B7A8A11B8B11A12A15B12B15001001001001 并联方式扩展数值比较器的位数并联扩展采用两级比较法，各组的比较是并行进行的，因并联扩展采用两级比较法，各组的比较是并行进行的，因此运算速度比级联扩展快。此运算速度比级联扩展快。4-15功能描述功能描述：选择多个输入通道中

31、的任意一路信号传送到输：选择多个输入通道中的任意一路信号传送到输出端，作为输出信号。出端，作为输出信号。特点特点：在某一时刻，：在某一时刻，N 个输入端中个输入端中只允许有个输入信号被选择作为输出只允许有个输入信号被选择作为输出信号；输入信号的选择是通过信号；输入信号的选择是通过数据选择数据选择端端（地址端）的二进制代码来进行的。（地址端）的二进制代码来进行的。显然，数据选择端子的数目显然，数据选择端子的数目 n 应该满足应该满足N2n的关系。的关系。五五. 数据选择器MUX图4- -3- -34 数据选择器通用逻辑符号回顾与联系回顾与联系：数据选择器与前面介绍的数据分配器相比较，：数据选择器

32、与前面介绍的数据分配器相比较，在对数据的处理方面具有相反的作用。在对数据的处理方面具有相反的作用。1TG11TG2TG51TG31TG4TG611111A1A0D10D11D12D13ST1Y11TG11TG2TG51TG31TG61D20D21D22D23ST2Y2TG4图4- -3-35-35 双4选1数据选择器MUXST1A0A1D10D11D12D13010123G03Y1Y2EN双双4选选1数据选择器数据选择器根据逻辑图及传输门的工作特点，写出函数表达式：根据逻辑图及传输门的工作特点，写出函数表达式：2301220121012001213011201110110011DAADAADA

33、ADAAYDAADAADAADAAY 可见，通过可见，通过A1A0的种组合，可以从的种组合，可以从D3D0路输入数据路输入数据中选择路送到输出端，从而实现了数据选择的功能。中选择路送到输出端，从而实现了数据选择的功能。D23D13110D22D12010D21D11100D20D10000001Y0Y1A0A1ST1(ST2)表4- -1- -11 双4选1数据选择器真值表8选选1数据选择器数据选择器CT54S151/CT74S151MUXSTA0A1A2D0D1D2D3D4D5D6D70201234567G07YW图4- -1- -30 8选1数据选择器逻辑符号ENSTA2A1A0YW101

34、0000D0D00001D1D10010D2D20011D3D30100D4D40101D5D50110D6D60111D7D7 8选1数据选择器真值表的最小项。的最小项。为数据选择端为数据选择端，其中，其中0270AAmDmYiiii CT54S151/CT74S151是互补输出的是互补输出的8选选1数据选择器。数据选择器。MUXA0A1D0D1D2D3010123G030123ENEND4D5D6D7A21Y1数据选择器的功能扩展数据选择器的功能扩展 由CT74153双4选1数据选择器组成8选1数据选择器(1) 双双4选选1数据选择器扩展为数据选择器扩展为8选选1数据选择器数据选择器合理地

35、利用数据选择器的选通端，可以实现功能扩展。合理地利用数据选择器的选通端，可以实现功能扩展。EN0 1 2 31G03MUXY0YEN0 72G07MUXY0A0A1A2A3A4EN0 72G07MUXY0EN0 72G07MUXY0EN0 7D0 D7D8 D15D16 D23D24 D312G07MUXY08选1扩展成32选1的一种结构32选选44 选选 18选选1数据选择器扩展为数据选择器扩展为32选选1数据选择器数据选择器4-94-104-11(1)4-124-13奇偶校验奇偶校验：在信息码之后，加一位校验码位，使码组中：在信息码之后，加一位校验码位，使码组中1 1的的码元个数为奇数或偶

36、数。若有一位由变为或由变为，则码元个数为奇数或偶数。若有一位由变为或由变为，则码组中的码元数的奇偶性不符原先约定，因而能检测出有码组中的码元数的奇偶性不符原先约定，因而能检测出有一位一位差错。差错。有奇偶校验能力及能产生校验奇偶码的电路称为有奇偶校验能力及能产生校验奇偶码的电路称为奇偶检验奇偶检验/ /产生电路产生电路。六六.奇偶校验/产生电路2k+12k(a) 奇校验单元奇校验单元(b) 偶校验单元偶校验单元 奇偶校验单元逻辑符号表4- -1- -13 9位奇偶产生器/校验器真值表FEVFODG3 (EVEN)G4 (ODD)EVENODDABCDEFGH2k=若输入中的个数为偶数，则若输入

37、中的个数为偶数，则EVENFODDF ODEV,ODDFEVENF ODEV,若输入中的个数为奇数，则若输入中的个数为奇数，则4334输输 入入输输 出出AH中中1的数目的数目EVENODDFEVFOD偶数偶数1010偶数偶数0101奇数奇数1001奇数奇数0110110000119位奇偶产生器/校验器(CT54180/CT74180)的逻辑符号9位奇偶产生器位奇偶产生器/校验器校验器奇偶校验器的应用奇偶校验器的应用EVENODDABCDEFGH2k+1EVENODDABCDEFGH2k+11D0D7D0D7FODFODFEV1奇偶校验系统奇数产生器奇数产生器。若输入中有奇数个。若输入中有奇数个1，则，则FOD=0；反之；反之FOD=1。奇数校验器奇数校验器。若传输正确，则。若传输正确，则FOD=1，FEV=0；否则相反。；否则相反。第四节第四节 组合逻辑电路的竞争冒险现象组合逻辑电路的竞争冒险现象1。逻辑冒险与功能冒险。逻辑冒险与功能冒险（1）逻辑冒险）逻辑冒险当电路的输入端某一变量发生变化