西南交大数字电子技术第4章

1、西南交通大学微电子研究所西南交通大学微电子研究所I Institute ofnstitute of M Microelectronics icroelectronics SWJTUSWJTU第四章 时序逻辑电路数字电子技术基础第四章 时序逻辑电路数字电子技术基础4.1.1 RS 锁存器1.与非门构成的RS锁存器电路结构和逻辑符号2.功能分析 当 时， ，电路处于0状态； 当 时， ，电路处于1状态； 当 时， ，电路保持原来状态不变； 当 时，电路的输出状态无法确定。4.1.1 RS 锁存器因此约束条件为：3.功能表4.1.1 RS 锁存器4.特性方程4.1.2时钟电平触发的触发器触发器：受时

2、钟信号控制的存储单元电路。锁存器：没有时钟信号控制的存储单元电路。触发器分类（触发方式）：电平触发 边沿触发1.电路结构和逻辑符号4.1.2时钟电平触发的触发器2.功能分析（1）当CP=0时，G1、G2门截止输入信号R、S不会影响输出状态，所以触发器保持原状态不变。（2）当CP=1时，R、S信号通过G1、G2反向后加到由G3、G4组成的基本RS锁存器上，使 和 的状态随输入状态的变化而改变。4.1.2时钟电平触发的触发器3.功能表 从功能表可以看出,只有当CP=1时触发器输出的状态才受输入信号控制,而且在CP=1时的功能与基本RS锁存器相同,其约束条件为R、S不能同时为1，即RS=0。4.1.

3、2时钟电平触发的触发器4.特性方程4.1.3时钟边沿触发的触发器1.电路结构和逻辑符号2.功能分析（1）CP=1期间，主触发器状态随R 、S翻转，从触发器状态保持不变。4.1.3时钟边沿触发的触发器（2）CP从1变成0时，从触发器的状态随此时主触发器状态翻转。（3）CP=0期间，主触发器和从触发器状态均保持不变。工作特点：输出 和 的状态仅仅取决于时钟CP从高电平跳变到低电平时刻S、R的值。 主从RS触发器是一个边沿触发器，触发沿是时钟信号CP的下降沿，一般用符号“”表示。4.1.3时钟边沿触发的触发器3.功能表4.特性方程4.1.4其它类型的触发器1.JK触发器 特性方程：nnnnnnQKQ

4、KQQRSQKQRnn1nQJQJ,QJSnnQKQn1QJ4.1.4其它类型的触发器功能表当 ，触发器工作在计数状态nnQQKJ11时，4.1.4其它类型的触发器2. D触发器 特性方程：DQDDQRSQDRDSnnn1,DQn14.1.4其它类型的触发器功能表如果将此D 触发器的D端与 端相连，则触发器的状态方程为： ，触发器处于计数状态。4.1.4其它类型的触发器3.T触发器特性方程：nnnnnnQTQTQTQKQJQTKJ1nnQTQ14.1.4其它类型的触发器功能表nnQTQ14.2.1 时序逻辑电路的特点和逻辑功能的描述组合逻辑电路的特点：是任意时刻的输出仅仅取决于当时的输入，而与

5、电路过去的工作状态无关。时序逻辑电路的特点：任意时刻的输出不但与当时的输入有关，还与电路原来的状态有关，即与电路以前的输入状况有关。 时序逻辑电路含有存储电路部分，具有记忆功能，而组合逻辑电路不含存储电路，不具有记忆功能。4.2.1 时序逻辑电路的特点和逻辑功能的描述时序逻辑电路框图X=（x1, xi )：时序电路的外部输入信号Y=（y1, yj)：电路输出信号Z=（z1, zk )：存储电路的输入Q=（q1, qm )：存储电路反馈到输入端的信号4.2.1 时序逻辑电路的特点和逻辑功能的描述输出方程：Y( tn ) =F X( tn ),Q( tn ) 状态方程：Q( tn+1 )=G Z(

6、 tn ),Q( tn ) 驱动方程：Z( tn ) =H X( tn ),Q(tn ) 其中：tn，tn+1表示相邻的两个基本点离散时间；Q、X、Y、Z 分别叫状态向量、输入向量、输出向量、驱动向量4.2.1 时序逻辑电路的特点和逻辑功能的描述时序电路分为两大类：同步时序逻辑电路（所有触发器受同一时钟控制）异步时序逻辑电路（所有触发器不是共用的同一时钟）4.2.2同步时序逻辑电路的分析同步时序电路的分析步骤：1了解电路的组成，如电路的输入信号有哪些、输出信号有哪些、触发器的类型是什么等等。2根据逻辑电路图写出时序电路的三大方程：输出方程、驱动方程及状态方程。3.根据所得的输出方程和状态方程,

7、在给定的初始条件下,列出时序逻辑电路的状态表或画出时序逻辑电路的状态转换图或者画出时序图。4.2.2同步时序逻辑电路的分析4总结和分析时序电路的功能。例1：分析下图所示时序电路的功能。4.2.2同步时序逻辑电路的分析解：（1）列三大方程：输出方程：驱动方程：状态方程：4.2.2同步时序逻辑电路的分析（2）列出状态转换表（3）画出状态转换图4.2.2同步时序逻辑电路的分析（4）画出时序图（5）逻辑功能分析：该逻辑电路是一个可逆的三进制计数器。当X=0时,进行加计数;当X=1时,进行减计数.Y是进位或借位脉冲。4.2.2同步时序逻辑电路的分析例2：分析下图所示时序电路的功能。 解: (1)列出电路

8、的三大方程： 输出方程： 驱动方程:状态方程： 4.2.2同步时序逻辑电路的分析（2）列状态转换表 （3）画状态转换图（4）分析逻辑功能：该电路实现串行一位二进制加法器的功能X1,X2 为加数和被加数, Z为和, Q上存储两数相加后的进位。 4.2.2同步时序逻辑电路的分析例3：分析下图所示时序电路的功能 解：（1）写三大方程： 输出方程： 驱动方程： 状态方程：4.2.2同步时序逻辑电路的分析（2）列状态转换表 （3）画出状态转换图4.2.2同步时序逻辑电路的分析（4）画时序图（5）分析逻辑功能观察时序图，只有在输入逻辑变量X出现101序列时，输出才为1 。因此，该逻辑电路是一个101序列检

9、测器。4.2.3异步时序电路的分析 异步时序逻辑电路和同步序逻辑电路的最大区别是:异步时序逻辑电路系统没有统一的时钟信号。因此异步时序逻辑电路的分析方法和步骤与同步时序逻辑电路是有一定区别的。异时序电路的分析步骤：1.了解电路的组成，如电路的输入信号有哪些、输出信号有哪些、触发器的类型是什么，各触发器的时钟分别是什么等等。4.2.3异步时序电路的分析2根据逻辑电路图写出时序电路的四组方程：时钟方程、输出方程、驱动方程及状态方程。3.根据时钟方程、输出方程和状态方程先画出逻辑电路的时序图，然后根据时序图列出状态转换表、画出状态转换图。4总结和分析时序电路的功能。4.2.3异步时序电路的分析例1：

10、电路如下图所示，试分析电路的逻辑功能。解：（1）写方程：时钟方程：输出方程：4.2.3异步时序电路的分析驱动方程:状态方程：（2）根据状态方程和输出方程，画出电路的时序图4.2.3异步时序电路的分析（3）列出状态转换表（4）逻辑功能分析 该电路是一个异步二进制加计数器。每来一个时钟下降沿，电路状态值加1，一旦计数到11状态，Z输出1；Z信号的下降沿可触发进位操作。4.2.4同步时序电路的设计同步时序逻辑电路的设计步骤：1.分析设计要求，建立原始状态转换图或状态转换表。(1)确定输入变量、输出变量和电路应有的状态数。(2)定义输入输出变量的含义,并将电路的状态顺序编号。(3)根据设计实现的功能要

11、求画出原始状态转换表或原始状态转换图。2.状态化简。4.2.4同步时序电路的设计化简就是找出原始状态表/图里的等价态进行合并。等价态：若两个电路状态在相同的输入下输出相同且次态也相同,则这两个状态称为等价状态3.状态编码。如果电路的状态数为M个，触发器的个数为n，则：用n位二进制数，对M个状态进行编码。4.2.4同步时序电路的设计4.触发器选型，确定状态方程、驱动方程和输出方程。 在常用的JK 、D、T、RS触发器中选择一种类型的触发器，然后根据最简状态图或状态转换表得到状态方程和输出方程，结合所选触发器的特性方程，得到电路的驱动方程。5.根据驱动方程和输出方程画出逻辑电路图并检查自启动。 如

12、果在设计电路时存在没有用到的无用状态，则必须检查电路能否自启动。4.2.4同步时序电路的设计如果电路不能自启动，可以采用以下两种办法解决：（1）通过预置数的方法，将电路的初始工作状态设定成某个有效状态；（2）通过修改电路的状态方程及驱动方程使电路能够自启动。4.2.4同步时序电路的设计例1：设计一个序列码检测器。当检测到输入信号出现101序列编码时，电路输出1，否则输出0。例如：输入A：010101101输出Z：000101001解：（1）首先画出原始的状态转换图和原始状态转换表。输入变量：A；输出变量：Z；状态有4个： S0表示初态；S1 表示检测到“1”；S2 表示检测到“10”；S3 表

13、示检测到“101”4.2.4同步时序电路的设计根据逻辑定义画出原始状态转换图及原始状态转换表(2)状态化简观察原始状态图或原始状态表发现：S1=S3。可以将这两个等价态合并为一个状态，得到最简的状态图或状态表。4.2.4同步时序电路的设计(3)状态编码电路的状态数为3，所以选择两个触发器。两个触发器有四种状态组合00、01、10、11，可以任取三种分配给S0、S1、S2三个状态。例如：S0：00，S1：01，S2：10，4.2.4同步时序电路的设计S0：00，S1：01，S2：10，并以状态编码替代状态转换表中的S0、S1、S2。（4）求状态方程、驱动方程和输出方程将状态用编码表示并整理，可以

14、得到电路的次态及输出的卡诺图。4.2.4同步时序电路的设计将此卡诺图分解为三个卡诺图，并且分别化简后，可以得到两个状态方程和一个输出方程：4.2.4同步时序电路的设计用D 触发器来实现该电路，可以得到电路的驱动方程为：（5）根据驱动方程和输出方程画出电路图并检查自启动4.2.4同步时序电路的设计 电路设计过程中有一个无效状态 11，必须检查电路是否能自启动。将11 代入状态方程和输出方程，得到A=1 时次态为01，输出为1；A=0 时次态为10，输出为0。 结果表明设计的电路是能自启动的,但有一个错误输出，可以利用触发器的异步端清零，让电路的初始状态为有效态00。4.2.4同步时序电路的设计例

15、2：试设计一同步时序电路产生下图所示的输出波形。解：（1）根据时序图画出电路的状态转换图4.2.4同步时序电路的设计(2)根据电路的状态转换图画出电路的次态卡诺图(3)将此卡诺图拆分成四个卡诺图分别化简可以得到四个状态方程4.2.4同步时序电路的设计（4）触发器如果选择D 触发器，则可以推导出各触发器的驱动方程：（5）根据驱动方程画出逻辑电路图：4.2.4同步时序电路的设计4.3.1寄存器 一个触发器可以存储一位二值信息，n个触发器可以存储n位二值信息。 由四个D触发器构成的四位寄存器 CP上升沿时，各 个触发器的Q端都 按照其状态方程 变化。 4.3.2移位寄存器 移位寄存器不仅具有数据存储

16、功能，而且存储的数据在时钟信号的控制下可以进行逐位左移或右移。1.单向移位寄存器4.3.2移位寄存器 在 CP上升沿时，FF1FF3触发器都按其左边触发器原来的状态变化，即FF0FF2中原来的数据依次右移一位，而DSI的数据移入FF0。 经过四个时钟信号周期后，可以将串行输入的四位数据转换为并行输出。(2)双向移位寄存器 实现数据的左移和右移双向移动4.3.2移位寄存器双向移位寄存器74LS194其逻辑图和功能表该寄存器具有数据保持、右移、左移、并行输入和并行输出的功能。其中DIR为数据右移串行输入端，DIL为数据左移串行输入端，D0D3数据并行输入端，Q0Q3数据并行输出端，S1、S0工作状

17、态控制端。4.3.3计数器 计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。计数器分类：(1)按电路的时序分为： 同步计数器 异步计数器 (2)按计数数值增减分为：加计数器 减计数器 可逆计数器4.3.3.1计数器实现原理1.异步二进制计数器的实现 用异步电路实现计数器时，首先每个触发器应该接成计数状态，即状态方程必须为 ，然后就是确定触发器的时钟。按照二进制加法规则，如果触发器状态已经为1，则再有时钟信号到来时，状态应回0，并向高位送出进位信号（以使下一个触发器状态翻转）。所以，由上升沿触发的触发器构成一位加计数器时，其进位信号是 ，

18、而由下降沿触发的触发器构成一位加计数器其进位信号是 。同理可标出借位信号。4.3.3.1计数器实现原理例如用下降沿触发的JK触发器构成的四位二进制加计数器：状态转换表：CP 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2 0 0 0 0 1 1 1 1 0 0 0 0 1 0 1 1 Q1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 1 Q0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 4.3.3.1计数器实现原理时序图：Q0的周期是CP的2倍，Q0叫2分

19、频输出端。Q1的周期是CP的4倍，Q1叫4分频输出端。Q2的周期是CP的8倍，Q2叫8分频输出端。Q3的周期是CP的16倍，Q3叫16分频输出端。CPQ3Q2Q1Q04.3.3.1计数器实现原理例如用下降沿触发的JK触发器构成的四位二进制减计数器：状态转换表：1111QCP借位3Q2Q1Q0Q3Q2Q1Q0Q3Q2Q1Q0J3K3CP3J2K2CP2J1K1CP1J0K0CP0Rd进位CP 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Q3 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 Q2 1 1 1 1 0 0 0 0 1 1 1 1 0 0

20、 0 0 Q1 1 1 0 0 1 1 1 0 1 1 0 0 1 1 0 0 Q0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 4.3.3.1计数器实现原理2.同步二进制计数器的实现 用同步电路实现计数器，系统用的统一的时钟，不涉及时钟信号的选择问题。主要的问题是各触发器的驱动信号的选择.（1）同步4位二进制加计数器 在n位二进制加法中，如果第i位以前各位都为1，则低位再计入1（有脉冲到来）时，第i位状态翻转。4.3.3.1计数器实现原理 如果用T触发器构成同步计数器，则第i位触发器的输入表达式应为： 而最低位每计入一个脉冲状态翻转一次。一个同步4位二进制加计数器每个T触

21、发器的输入表达式为： T0=1即J0=K0=1T1=Q0 即J1=K1=Q0T2=Q1Q0 即J2=K2= Q1Q0 T3=Q2Q1Q0 即J3=K3=Q2Q1Q04.3.3.1计数器实现原理用JK触发器实现的同步4位二进制加计数器逻辑电路：（2）同步4位二进制减计数器在n位二进制减法中，如果第i位以前各位都为0，则低位再计入1（有脉冲到来）时，第i位状态翻转。QQQ2QQJKQJKKJQCPKJQ&C1001233100112233&4.3.3.1计数器实现原理如果用T触发器构成同步减计数器，则第i位触发器的输入Ti表达式应为：一个同步4位二进制减计数器每个T触发器的输入表达

22、式为：4.3.3.1计数器实现原理用JK触发器实现的同步4位二进制减计数器逻辑电路：QQQ2QQJKQJKKJQCPKJQ&C1001233100112233&4.3.3.2集成计数器1.同步4位二进制加计数器74161同步4位二进制加计数器74161的逻辑图及功能表4.3.3.2集成计数器CLK是计数脉冲输入端，也是芯片的公共时钟输入端； 端是异步清零端，低电平有效；LD 是同步置数端，当LD端为低电平并且时钟的上升沿到来时，将 的值赋给 ；EP、ET是使能端，只有使能端同时为高电平，且清零端和置数端无效时，芯片进行加计数。4.3.3.2集成计数器将两片74161扩展为八位二

23、进制加计数器 同步扩展CP“1”LDRD4.3.3.2集成计数器将两片74161扩展为八位二进制加计数器异步扩展4.3.3.2集成计数器2. 异步十进制计数器74907490内部电路是由两个独立的计数器构成。一个是由CP0控制的模2计数器和一个由CP1控制的模5计数器， 在该时钟控制下状态从000100依次变化。R1R2是异步清零端，当R1R2=11时, 。S1S2是异步置9端，当S1S2=11时 ， 。4.3.3.2集成计数器7490构成模十计数器的典型接法有两种CP0 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 CP1与Q0相连构成8421BCD码4.3.3.2集成计数器CP1 Q0 Q3 Q2 Q1 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 0 0