EDA课设简易14位密码锁

1、精选优质文档-倾情为你奉上目 录1、 设计要求.2、 设计内容.3、 14位密码锁控制电路原理图.4、 Modelsim模拟仿真.5、 课设心得.题目：简易14位密码锁控制电路数字密码锁的基本原理是，通过寄存器存储预置密码，输入密码后将数据寄存在另外的寄存器中。然后分别将预置密码与输入密码通过比较器比较，如果相同，锁被打开，否则，不能打开。本方案的以以上原理为基础，通过门电路与触发器的辅助，实现了预置密码，验证密码，修改密码的功能。1、 设计要求1、输入按键开关设计为7个，密码位数要14位。14位数字密码分成高7位（DH6.DH0）和低7位（DL6.DL0）两次输入,用数字逻辑按键开关预置，2

2、、开锁输出信号out为1表示开锁，否则不开锁。3、输出报警信号均为1有效，分为声报警Sound the alarm （扬声器）和 light alarm（发光管），4、 14位数字密码分时操作，先预置高7位，然后再置入低7位，（顶层电路可参考图1） 。5、要求电路工作可靠，保密性强，开锁出错立即报警，（用声光两种形式同时报警） 。6、利用Quartus软件，混合设计方法进行设计、编译、并在FPGA芯片上实现。7、14位密码自己设定。比如：“100”。本次设计采用本人学号后三位分别用BCD码+两位班号，其中一班是01，二班是10，三班是11四班是00作为设计密码。二、设计内容1. 设计

3、简易14位数字密码模块ic9a模块，框图见图2，模块ic9ad的设计采用VHDL实现。2. 设计一个报警信号电路（输入频率：100khz,输出频率1HZ，占空比为0.5方波）连接到CP端为报警，设计方法不限。3. 在ic9a模块基础上设计14位数字密码锁的顶层电路（参考图2）。 图1.ic9a三、14位密码锁控制电路原理图1、顶层电路组成 图2.Clok为时钟控制信号，clk为ic9a始终控制信号，clk2为开锁控制信号，out1A为声报警输出信号，out1B为光报警输出信号，out2A为开锁输出信号，out2B为ic9a输出端。输入密码时，先置clr为1清零，然后置入密码高7位，接着clk置

4、1，把高7位锁存进锁存器，clk回0，再置低7位，此时out2B输出为1，然后再把clk2置1，out2A为1.因为输入密码是对的，所以，out1A，out1B不响不亮。2、 声光报警Ic9a器件Ic9a分为锁存器和译码器锁存器VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCQ ISPORT(CLK,CLR: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(6 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END SCQ;ARCHITECTURE ART

5、OF SCQ ISBEGINPROCESS(CLK,CLR)BEGINIF(CLR='1')THENQ<=""ELSIF(CLK'EVENT AND CLK='1')THENQ(6)<=D(6);Q(5)<=D(5);Q(4)<=D(4);Q(3)<=D(3);Q(2)<=D(2);Q(1)<=D(1);Q(0)<=D(0);END IF;END PROCESS;END ART;译码器VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTI

6、TY YM ISPORT( OUTPUT: OUT STD_LOGIC; A: IN STD_LOGIC_VECTOR(6 DOWNTO 0); B: IN STD_LOGIC_VECTOR(6 DOWNTO 0);END YM;ARCHITECTURE ART OF YM ISBEGINPROCESS(A,B)BEGINIF(A="" AND B="")THENOUTPUT<='1'ELSEOUTPUT<='0'END IF;END PROCESS;END ART;锁存器与译码器可以通过元件例化生成ic9a元

7、件例化VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ic9a isport(clr1,clk1:in std_logic; d1:in std_logic_vector(6 downto 0); out2:out std_logic);end ic9a;architecture art1 of ic9a issignal a1:std_logic_vector(6 downto 0);component SCQ

8、 isport(CLK,CLR:in std_logic; D: in std_logic_vector(6 downto 0); Q: out std_logic_vector(6 downto 0);end component;component YM isport(A,B: in std_logic_vector(6 downto 0); OUTPUT: OUT STD_LOGIC);end component;beginu1: SCQ port map(clk1,clr1,d1,a1);u2: YM port map(a1,d1,out2);end art1;3、 报警电路（分频）分频

9、元器件fp10kFp10k VHDL源程序（20分频）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity fp10k isPort(clk:in std_logic; Q:out std_logic);End fp10k;Architecture art of fp10k issignal i: std_logic_vector(17 downto 0):=(others=>'0');Begin Process(clk)Beginif clk'event a

10、nd clk='1' thenIf(i=20) then i<=(others=>'0');elsei<=i+1;end if;end if; End process; Q<='1'when i>10 else '0'End art;四、Modelsim 模拟仿真4.1 ic9a密码输对仿真4.2 ic9a密码输错仿真4.3、20分频仿真4.4、总体密码输对仿真4.5、总体密码输错仿真5、 课设心得通过一周的EDA技术课程设计，我们按照指导书做了一个14二进制建议密码锁控制电路，我们一周课设的成果不仅仅是一个控制电路，重要的是通过一周课设加深了我对EDA技术的理解与运用，使我更加熟悉和了解了Modelsim6.5的用法。在学习任何一种东西时都要保持一种谦虚谨慎的态度，在实践中发现自己的不足再不断的学习中进步，学会如何处理团队协作精神，每人都要表明自己的观点，尽管可能不正确，甚至看起来是很荒谬的，大家在一起相互学习，不断发现自己的不足之处，每一个软件都有许多好的用法，必须多多练习才能灵活运用，许多知识只靠看书是不行的，尽管书上说的很完善，但是不经过自