频率合成器的设计与制作汇总

1、精选优质文档-倾情为你奉上频率合成器的设计与制作这次课程设计的主要内容是频率合成器的设计与制作，首先了解什么是频率合成器。它有哪几个部分组成，哪些参数对它的技术指标有影响，然后是选择元器件，搭试电路，排版安装，测试数据，分析结果。随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。频率合成器：通过对频率进行加、减、乘、除的运算，可从一个高稳定度和高准确度的标准频率源，产生大量的具有同一稳定度和准确度的不同频率。频

2、率合成的方法很多，大致可分为直接合成法和间接合成法俩种。直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但它也存在一些不可克服的缺点，用这种方法合成的频率范围将受到限制。更重要的是由于大量的倍频，混频等电路，就要有不少滤波电路，使合成器的设备十分复杂，而且输出端的谐波、噪声及寄生频率难以抑制。而间接合成法就是利用锁相环路的窄带跟踪特性来得到不同的频率。 频率合成器是从一个或多个参考频率中产生多种频率的器件。它在信息通信方面得到了广泛的应用，并有新的发展。频率合成器的核心组成是锁相环路（P

3、LL）。锁相的意义是一种相位负反馈控制系统，它利用相位的稳定来实现频率锁定，即“锁相”。控制电路是利用反馈原理实现对自身的调节与控制。AGC、AFC、PLL分别对交流信号的三个参数振幅、频率、相位进行自动控制。能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。实现锁相的方法称为“锁相技术”。锁相环路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。这里首先对锁相环路作一个简单介绍。9.1 锁相环路的基本组成及工作原理9.1.1 锁相环路的基本组成锁相环路的基本组成框图如图9.1.1所示。锁相环主要由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，

4、其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。鉴相器（PD）实现相位差电压的转换。将鉴相器替代AFC系统中的鉴频器就得到锁相环路的方框图。鉴相器（鉴相器）（PD）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。              图1 图9.1.1 锁相环路的基本组成框图压控振荡器的输出Uo接至鉴相器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于鉴相器另一个输入端的外部输入信号Ui与来自压控振荡器的输

5、出信号Uo相比较，比较结果产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，取出其中缓慢变化的直流或低频电压分量uc(t)作为控制电压。显然，平均值电压uc(t)将随着相位差的变化作相应的变化。而uc(t)加到VCO的控制输入端，从而控制VCO的振荡频率，朝着减小VCO输出频率和输入频率之差的方向变化，于是uo(t)与ui(t)的相位差不断减小，最终可能等于某一较小的恒定值，即二者的相位被“锁定”。容易理解，当相位被锁定后，输入信号频率wi与输出信号频率wo必然相等。两相位差保持恒定（即同步）称作相位锁定。注意：环路锁定后， 相位 差&#

6、160;不可能为零，否则就没有控制量。  下面通过电路仿真来讨论锁相环路的各部分工作原理。1鉴相器（PD）鉴相器：用来检测输出信号uo(t)与输入信号ui(t)之间的相位差，并转化为误差电压ud(t)。有两个输入一个是环路的输入信号ui(t)，另一个是VCO的输出信号uo(t)一个输出是与输入信号ui(t)相位差成比例的误差电压ud(t)举例：用模拟乘法器来实现鉴相器的功能。可设输出电压和输入电压分别为uo(t)=Uomcoswot ui(t)=Uimsinwit +ud(t)=K uo(t) ui(t)=K Uomcoswo t Uimsinwit =1/2 K UomU

7、imsin(wo+wi )t + sin(wi -w o)t第一项为高步分量，不能通过低通滤波器则ud(t)= 1/2 K UomUim sin(wi -w o )t令(wi -w o )t=e(t) kd=1/2 K UomUim为鉴相灵敏度。则ud(t) = kd sine(t)鉴相特性如下图：ud(t)e(t)由于模拟乘法器构成的鉴相器的ud与qe的关系是正弦型的，所以这种鉴相器又称为正弦型鉴相器。在实际工作中，e很小，当e300时sine=e则ud(t) = kde(t)鉴相器输出电压ud与两输入信号之间的相位差qe有关，且当qe约在-300到300范围内，ud和qe的关系才近似为线性

8、的， 2环路滤波器（LF）环路滤波器是一个低通滤波器，它对环路的正常工作有重大影响，因此它也是锁相环路中的一个基本环节。图9.1.3所示为一简单RC低通滤波器。环路滤波器的作用是把鉴相器输出电压中的高频分量及干扰杂波抑制掉，而让鉴相器输出电压中的低频分量或直流分量通过。图9.1.4所示电路为较常用的滤波器，一般R2<< R1，其作用是减少高频信号的衰减，从而提高锁相环路的捕捉和跟踪（频率）范围，但抗高频干扰的性能下降。此类滤波器也称为比例积分滤波器。（a） （b）比例积分滤波器（a）无源比例积分滤波器 （b）有源比例积分滤波器3压控振荡器（VCO）压控振荡器是瞬时角频率受控制电压控

9、制的一种振荡器，实际上是一种电压-频率变换器。压控振荡器的电路形式很多，图所示电路为用变容二极管D1的电容Cj来调节振荡器的频率的电路，这是一种简单的压控振荡器。 压控振荡器的仿真压控振荡器振荡频率的变化量Dfv与控制电压DuC有关，且从总体上看，Dfv与DuC的关系近似为线性的。以上说明的是环路滤波器的输出电压是怎样改变压控振荡器角频率（wv=2pfv）的。在锁相环路中，改变的振荡角频率还要送回到鉴相器中去比较。对鉴相器来说，直接起作用的是瞬时相位，而不是电压或频率。但是，瞬时角频率的变化必然引起瞬时相位的变化，它们之间的关系是故压控振荡器的输出电压uv(t)以w0(t) 为参考的瞬时相位为

10、9.1.2 锁相环路的基本特性1捕捉与锁定特性环路捕捉过程：由于自身的调节作用，锁相环路由起始的失锁进入锁定的过程。捕捉带:环路能够由失锁进入锁定所允许的最大固有频差，称为环路的捕捉带，用DfP表示。讨论：当环路未加输入信号，VCO振荡频率为固有振荡频率wr环路加输入信号的频率为wiw=wi -w r有三种情况 （1）当w较小，即wi 与w r接近，w在LF通频带范围之内-uc(t)控制VCO的w O使wO wi并且保持一小剩余相差（2）当w很大，w在LF通频带范围外，衰减很大，不能通过LF，VCO没有控制电压，则VCO输出仍为w r，w r wi 环路不能锁定。（3）当w较大，但仍小于捕捉带

11、，ud受到较大衰减，仍有输出，使VCO的wO变化，接近wi经过一定时间后锁定（反馈和控制），捕捉时间较长。可以看出，当DwDwP时，环路将不能锁定。捕捉带与环路滤波器及VCO的控制范围有关。 捕捉带DwP的测定：使fi很小时，环路失锁，增加信号发生器的频率，使环路锁定，这时信号发生器的频率为fimin,继续增加信号发生器的频率，使环路失锁，再减小信号发生器的频率，使环路锁定，这时信号发生器的频率为fimax,则DfP=fimax-fimin。2自动跟踪过程当锁相环路处于锁定状态时，wv =wi。此时，若wi在一定的范围内变化，wv便跟随变化，并始终基本保持wv =wi，这一过程称为跟踪。同步带

12、：环路能维持自动跟踪特性的最大固有频差称为同步带。用DfH表示。当Df0DfH时，环路将不能跟踪。一般有DfHDfP。由于锁相环路具有自动跟踪特性，所以它相当于一高频窄带滤波器，不但能滤除噪声和干扰，而且能跟踪输入信号的载频变化，可以从有噪声背景的输入已调波信号中提取出纯净的载波。9.2 数字式锁相环路CD4046简介模拟锁相环路适合于工作频率较高、频率变化范围较小的情况，因为若工作频率太低，则滤波器不能有效分离差频与和频信号、以及高次谐波信号；同时由于正弦型鉴相器的线性动态范围较小，若频率变化范围较大，则鉴相器不能产生有效的跟踪信号，从而无法实现锁相环路的锁定。锁相环路中若鉴相器采用数字式鉴

13、相器，则称为数字式锁相环路。数字式锁相环路的工作频率范围宽，若其VCO采用RC型振荡器，则工作频率最低可达几HZ以下。常用的数字式锁相环路有CD4046、MC、MC等。下面对CD4046作一个简单介绍。CD4046是通用的CMOS锁相环集成电路，属于低频锁相环路。其特点是电源电压范围宽（为3V18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：图9.2.1所示为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。芯片内含有一个低功耗、高线性VCO，两个工

14、作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。5脚为VCO禁止端，高电平时VCO停振。CD4046的1脚为锁定指示，高电平表示环路锁定。2脚鉴相器的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的地和正端。9脚压控振荡器的控制端。10脚解调输出端，用于FM解调。11、12脚外接振荡电阻。13脚鉴相器的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。图9.2.1 C

15、D4046的内部组成框图是CD4046内部电原理框图，主要由鉴相器、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。鉴相器采用数字逻辑异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号U为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），U输出为低电平。由于CMOS门输出电平在0VDD之间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。从鉴相器的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之

16、间的中心频率保持90°相移。对鉴相器，它要求Ui、Uo的占空比均为50（即方波），这样才能使锁定范围为最大。                     图4鉴相器是一个由信号的上升沿控制的数字存储网络。由于数字鉴相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定

17、在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在鉴相器的两个输人信号之间保持0°相移。对鉴相器而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，鉴相器输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从鉴相器输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，鉴相器的输出为高阻态，则1脚输出高电平。上述波形如图5所示。由此可见，从1脚输出信号

18、是负脉冲还是固定高电平就可以判断两个输入信号的情况了。PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。                   图5 CD4046鉴相器PDII的输入与输出波形CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电

19、阻R2。由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。一般规定CD4046的最高频率为1.2MHz(VDD=15V)，若VDD<15V，则fmax要降低一些。CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两鉴相器。源跟踪器是增益为

20、1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。综上所述，CD4046工作原理如下：输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到鉴相器、的输入端，图3开关K拨至2脚，则鉴相器将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从鉴相器输出的误差电压U则反映出两者的相位差。U经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入鉴相器，继续与Ui进行相位比较，最后使得f2f1，两者的相位差

21、为一定值，实现了相位锁定。若开关K拨至13脚，则鉴相器工作，过程与上述相同，不再赘述。2压控振荡器VCOCD4046内部的VCO是一个电流控制型振荡器，其振荡频率与控制电压Ud之间的关系可以用下式表示 （9.2.1）式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5v左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式（9.2.1）中的第二项为常数项，也就是VCO的最低振荡频率fomin。当R4的增大到12脚开路时，fomin减小至零。式中第一项为Ud的函数，当R310kW时。f0与Ud基本呈直线性关系。VCO的fomin与Ct及R4的关系可用图9.2.3所示曲线表示。由图中

22、可知，若已知fomin、VDD，且确定R4以后，就可以从图中曲线查得所需Ct值。图9.2.3 fomin与Ct及R4的关系当Ud =VDD时，VCO维持在最高振荡频率fomax （9.2.2）已知fomin、fomax和Ct以后，就可以由（9.2.2）中求得R3值。实践中，为微调f0的范围，R3往往采用一只固定电阻和一只可调电阻相串联。9.3 锁相环频率合成器的组成与工作原理数字锁相环频率合成器又分为直接式锁相环频率合成器和吞食脉冲式锁相环频率合成器。如图6.4所示是一个典型的直接式锁相环频率合成器的原理图。它由参考振荡源、参考分频器、锁相环三部分组成。其中的锁相环与普通锁相环不同的是，它在V

23、CO的输出端和鉴频器的输入端之间的反馈回路中加入了一个可变分频器。如图所示，高稳定度的参考振荡源信号经R次分频后，得到频率为fR的参考脉冲信号。同时压控振荡器的输出经N次分频后得到频率为fN的脉冲信号，两个脉冲信号在鉴相器进行相位比较。当环路处于锁定状态时，则有输出信号: f0N fNN fR显然，只要改变分频比N，即可实现输出不同频率的f0的目的，从而实现了由fR合成f0的目的。在该电路中，输出频率点间隔ffR。直接式频率合成器的结构较简单，常用CD4046来实现。2吞脉冲式频率合成器在实际应用中，特别在超高频工作的情况下，为降低N分频器的输入频率，通常在N分频器与压控振荡器之间插入高速前置

24、分频器（÷P）（采用ECL工艺制造）。显然此时频率关系为fo=NPfR，频点间隔为PfR。为了在给定的频段内合成更多的离散频率，需减小上述方案之频率点间隔PfR。为此，在实际通信设备中通常采用双模前置分频器（÷P/(P+1)）和含有吞食计数器的可编程分频器。其构成框图如图9.3.2所示，一般称它为吞脉冲式PLL频率合成器。在该方案中，通常N计数（分频）器的级数大于 A计数器的级数，即 NA。在计数循环开始时，当模式控制信号MC=0，前置分频比为P+1。由于N、A计数器同时开始计数，A先计满，共计了A(P+1)。同时使输出使模式控制逻辑状态变为MC=1，前置分频比变为P，直到

25、N计数器计满，输出将模式控制逻辑重置成MC=0状态。N计数器计了P(NA)这样，计数链路的总分频比是：NS=A(P+1)+P(NA)=PN+A输出频率为                  f0（PN+A）fR=PN fR +A fR    可见频率范围扩展了P倍，而频率间隔仍然保持为较小的fR。吞脉冲式频率合成器的主要产品有MC、MC等，除了VCO、LF以及双模前置分频器需外接外，此类集成锁相环路

26、包含其它所有的组成部分，因此实际应用时并不复杂。参考振荡器参考分频器PDLFVCO双模前置分频(÷PP+1模式控制逻辑N计数器A计数器(吞食计数器)fRN0N1NN-1A0A1AN-1fo 频率控制编码图9.3.2 吞脉冲式频率合成器组成框图9.4 频率合成器的设计与制作 试用CD4046和中小规模集成电路设计并制作一频率合成器，指标要求如下：（1）输出频率范围：fo= 1kHz99kHz；（2）频率间隔：Df =1kHz；（3）基准频率采用晶体振荡频率，频率稳定度应优于104；（4）数字显示频率；（5）频率调节采用计数方式。解：设计与制作步骤如下：（1）由于工作频率较低，可选择直接

27、式频率合成方案。根据要求，选择频率合成器电路设计方案如图9.4.1所示。（2）电路设计及元器件选择 集成锁相环路PLL及振荡器外接元件根据要求，集成锁相环路选为CD4046，它包含PD和VCO，最高工作频率为4MHz，满足设计要求。CD4046的内部组成框图及外接元件电路如图9.4.2所示。作为频率合成器时，3、4端之间应插入可变分频器N。根据设计要求，有fomax=99kHz，fomin=1kHz， 参考振荡器参考分频器(÷R)PDLFVCO显示译码器可变分频器(÷N)分频比控制计数器fRf0f0数码显示器计数脉冲fN图9.4.1 直接式频率合成器设计方案CD4046内部

28、的VCO是一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud的关系式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5v左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。式（9.2.1）中的第二项为常数项，也就是VCO的最低振荡频率fomin。Fomin=VDD=5V。取Ct=100PF,如f=1KHZ,则R4=3.3M,但VCO频率范围应小于1KHZ，取R4=22M。VCO的最高振荡频率foax。当Ud =VDD时，VCO维持在最高振荡频率fomax由式（9.2.2）可得： 参考频率fR由设计要求Df =1kHz应选fR =Df =1kHz。 环路滤波器LF设环路滤波器的

29、上限截止频率为fH，从滤波的角度考虑，应有fR =(510) fH。若选简单RC低通滤波器，则有：取fR=1×103=10 fH=10/(2pRC)，则RC=1/(200p)1.6（ms）取C=0.033mF，则R48.48（kW）。取R1=51kW这里选RC比例积分滤波器作环路滤波器，R2 R1取C=0.033mF，R1=51kW，R2=5.1kW。CD40464135268791011131214151651K5.1K1K51K22M0.033F100PFVDDCD4046管脚连线图:二 参考振荡器与参考分频器R24PF24PF22M图9.4.3 参考振荡器电路（仿真电路）参考振

30、荡器电路提供一个频率稳定的、准确的4MHZ的方波信号。振荡器电路选用晶体振荡电路，不使电路具有更高的Q值，以提高频率的稳定性。又由于COMS电路输入阻抗极高，选用COMS与非门构成参考振荡器。为适应低电压工作条件，采用74HC系列。电路如图所示。Rf为反馈电阻，它的作用是保证在静态时，非门U1能工作在其电压传输特性的转折区线性放大区，构成使反相器成为具有很强放大能力的放大电路，Rf常取10-100 MW，较高的反馈电阻有处于提高振荡频率的稳定性，选Rf=22MW。晶体、C1、C2构成型选频反馈网络，电路只能在晶体谐振频率处产生振荡，反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1

31、=C2=24pF。晶体XTAL的频率选4.096MHz（该频率点附近的频率稳定度较高）。即 U1与Rf 、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。U2是整形缓冲用反相器，经U2整形后，输出变为矩形波，同时U2可以隔离负载对振荡电路的影响。1234567891011121314A1B1Y1A2B2Y2GNDY3B3A4Y4B4A4VDD74HC004135268791011131214C2C12参考分频器电路作用：分频器电路将4MHZ的方波信号分频后得到的1KHZ方波信号。现在要将4MHz的参考振荡频率分频为1kHz，因此分频比R=4000， 通常实现分频器的电路是计数

32、器电路，选74L390为参考分频器。74L390是一个双十进制、二、五十进制计数器。逻辑图如下2CPA 2QA2QB2CPB 2QC2QD2CR 14 15 12 13 11 10 9 74l390 1CPA 1QA1QB1CPB 1QC1QD1CR 2 1 4 3 5 6 7 74l390 从逻辑图可以看出，有两个相互独立的的十进制计数器。计数脉冲由1CPA输入，1QA输出，构成一位二进制计数器，计数脉冲由1CPB输入，1QB、1QC、1QD输出，构成五进制计数器，CPA、CPB为二进制计数器和五进制计数器的时钟输入端，下降沿有效。为异步计数器，时钟输入端互不相连。CR为异步清零端，高电平有

33、效。为实现十进制计数器，就将二进制计数器和五进制计数器串接，即1QA与1CPB相连。（两个计数器级连后容量是级连前的两个容量之积。）连线图74L3904135268791011131214151674L390413526879101113121415164MHz400KHz40KHz4KHz1KHz四进制000 001 010 011100并不出现，QD=1的同时，异步清零可画时序图分析。QC频率是的CP频率的1/4，从QC输出。3.分频比控制计数器用来产生可变分频器所需要的分频比N 。选用1片74L390（含两级十进制计数器）构成频率调节电路，另用一开关电路来控制计数脉冲的通断。另外，通常使

34、用的开关是由机械触点实现开关的闭合和断开，由于机械触点存在弹性，闭合后会产生反弹，为了得到稳定的信号，增加消抖动电路。（用RS触发器构成） 当开关打向F时，（5）为高电平，（1）通过开关触点接地，为低电平，输出端Q为高电平，即使开关反弹，使=1，但=1，输出状态Q保持不变。即输入有抖动，输出为稳定的脉冲信号。2CPA 2QA2QB2CPB 2QC2QD2CR 14 15 12 13 11 10 9 74l390 1CPA 1QA1QB1CPB 1QC1QD1CR 2 1 4 3 5 6 7 74l390 个位本次课程设计用二个开关，一个控制个位，一个控制十位，采用一片74LS00来构成消抖动电路。74LS00管脚排列与74HC00G一样。 个位和十位的输出的数据分别作为可变分频器个位和十位的输入信号 显示电路显示电路用来显示输出频率数值，由于fi=1KHz N分频f0=Nfi=N，因此分频比N即为此数值（单位：kHz），故可将可变分频器初始值数据作为译码器输入数据。分频比控制计数器个位和十位输出的数据同时也是译码器的输入数据。显示器件选用LED共阴极数码管，译码器选用CD4511。CD4511是输出高电平有效的CMOS显示译码器，其输入为8421BCD码，可驱动共阴极数码管，可锁存并将BCD码译