数字电路第4章

1、第第4章章 4.1 组合逻辑电路分析组合逻辑电路分析4.1.1 组合逻辑电路的定义组合逻辑电路的定义),(21niiXXXfF( i=1，2，m)组合逻辑组合逻辑电路电路X1X2XnF1F2Fm输输入入信信号号输输出出信信号号图图4-1 组合逻辑电路框图组合逻辑电路框图由逻辑门电路组成由逻辑门电路组成输出与输入之间不存在反馈回路输出与输入之间不存在反馈回路4.1.2 组合逻辑电路的分析步骤组合逻辑电路的分析步骤（1）根据给定的逻辑电路，写出输出逻辑函数表达式；）根据给定的逻辑电路，写出输出逻辑函数表达式；（2）列出输入输出关系真值表；）列出输入输出关系真值表；（3）根据真值表说明电路的逻辑功能

2、；）根据真值表说明电路的逻辑功能； （4）对原电路进行改进设计，）对原电路进行改进设计， 寻找最佳方案寻找最佳方案(这一步不一这一步不一定都要进行定都要进行)。4.1.3 组合逻辑电路分析组合逻辑电路分析1.单输出组合逻辑电路的分析单输出组合逻辑电路的分析【例例4-1】已知逻辑电路如图已知逻辑电路如图4-2所示，分析该电路逻辑功能。所示，分析该电路逻辑功能。ABY1Y2Y3Y4Y图图4-2 单输出组合逻辑电路图单输出组合逻辑电路图解：解：（1）写出各输出的逻辑函数表达式：）写出各输出的逻辑函数表达式： 1YA312YY YA B2YB4YA B34YYY34YYYA BA B逻辑电路的输出函数

3、表达式：逻辑电路的输出函数表达式：（2）列出真值表）列出真值表表表4-1 例例4-1 真值表真值表ABY001101011001（3）该电路实现的是同或逻辑功能。）该电路实现的是同或逻辑功能。2多输出组合逻辑电路的分析多输出组合逻辑电路的分析【例例4-2】已知逻辑电路如图已知逻辑电路如图4-3所示，分析该电路的逻辑功能。所示，分析该电路的逻辑功能。图图4-3 多输出组合逻辑电路图（来自多输出组合逻辑电路图（来自QuartusII）解：解：（1）写出所有输出逻辑函数表达式，并对其进行化简。）写出所有输出逻辑函数表达式，并对其进行化简。1LA B3LA B2() ()LA BA BA B A BA

4、 BA BA BA B =A B 2多输出组合逻辑电路的分析多输出组合逻辑电路的分析【例例4-2】已知逻辑电路如图已知逻辑电路如图4-3所示，分析该电路的逻辑功能。所示，分析该电路的逻辑功能。解：解： （2）根据化简后的逻辑函数表达式列出真值表）根据化简后的逻辑函数表达式列出真值表ABL1L2L300110101001010010100表表4-2 例例4-2真值表真值表（3）逻辑功能说明。）逻辑功能说明。 该电路是一位二进制数比较器，该电路是一位二进制数比较器，当当AB时，时，L21；当；当AB时，时，L11；当；当AB时，时，L31。注意：注意：在确定该电路的逻辑功能时，输出函数在确定该电路

5、的逻辑功能时，输出函数L1、L2、L3应综合考虑。应综合考虑。4.2 组合逻辑电路设计方法组合逻辑电路设计方法4.2.1 组合逻辑电路的一般设计步骤组合逻辑电路的一般设计步骤（1）对实际逻辑问题进行逻辑抽象，确定输入、对实际逻辑问题进行逻辑抽象，确定输入、 输出变输出变量；分别对输入、输出变量逻辑赋值的具体含义进行定义，量；分别对输入、输出变量逻辑赋值的具体含义进行定义，然后根据输出与输入之间的逻辑关系列出真值表。然后根据输出与输入之间的逻辑关系列出真值表。（2）根据真值表写出相应的逻辑函数表达式。根据真值表写出相应的逻辑函数表达式。（3）将逻辑函数表达式化简，并转换成所需要的形式。将逻辑函数

6、表达式化简，并转换成所需要的形式。（4）根据最简逻辑函数表达式画出逻辑电路图。根据最简逻辑函数表达式画出逻辑电路图。4.2.2 组合逻辑电路的设计示例组合逻辑电路的设计示例【例例4-3】 用用“与非门与非门”或或“或非门或非门”设计一个表决电路。设计一个设计一个表决电路。设计一个A、B和和C共三人的表决电路。当表决某个提案时，多数人同意，则提案通过；同共三人的表决电路。当表决某个提案时，多数人同意，则提案通过；同时时A具有否决权。若全票否决，也给出显示。具有否决权。若全票否决，也给出显示。ABCXY0000111100110011010101010000011110000000表表4-3 例例

7、4-3真值表真值表解：解：（1）进行逻辑抽象，建立真值表。设进行逻辑抽象，建立真值表。设A具有否决权。按按具有否决权。按按钮表示输入钮表示输入1，不按按钮表示输入，不按按钮表示输入0；以；以X为为1时表示提案通过；时表示提案通过；Y为为1时表示提案全票否决。时表示提案全票否决。图图4-4 例例4-3函数函数X的卡诺图的卡诺图(2) 根据真值表求出函数根据真值表求出函数X和和Y的最简逻辑表达式。作出函数的最简逻辑表达式。作出函数X的的卡诺图。用卡诺图化简后得到函数的最简卡诺图。用卡诺图化简后得到函数的最简“与或与或”表达式为：表达式为： 实现逻辑表函数的电路图。实现逻辑表函数的电路图。XAB A

8、CABXCABCX（a）采用与门和或门实现）采用与门和或门实现 (b) 采用与非门实现采用与非门实现图图4-5 例例4-3的逻辑电路图的逻辑电路图(3) 将上述表达式变换成将上述表达式变换成“与非与非”-“与非与非”表达式：表达式：XABACABACAB AC(4) 用用“与非门与非门”画出实现上述逻辑表达式的逻辑电路图。画出实现上述逻辑表达式的逻辑电路图。(5) 观察表观察表4-3直接获得直接获得Y的逻辑表述的逻辑表述YABCA B C 把若干个有源器件和无源器件及其连线，按照一定的功能要求，制做在同一块半导体基片上，这样的产品叫集成电路。若它完成的功能是逻辑功能或数字功能， 则称为逻辑集成

9、电路或数字集成电路。最简单的数字集成电路是集成逻辑门。 集成逻辑门，按照其组成的有源器件的不同可分为两大类： 一类是双极性晶体管逻辑门；另一类是单极性绝缘栅场效应管逻辑门，简称MOS门。 4.3 常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件的原理和应用 双极性晶体管逻辑门主要有TTL门(晶体管-晶体管逻辑门)、ECL门(射极耦合逻辑门)和I2L门(集成注入逻辑门)等。 单极性MOS门主要有PMOS门(P沟道增强型MOS管构成的逻辑门)、NMOS门(N沟道增强型MOS管构成的逻辑门)和CMOS门(利用PMOS管和NMOS管构成的互补电路构成的门电路，故又叫做互补MOS门表表 4 6

10、集成电路的划分集成电路的划分 MSI、LSI与SSI相比，具有如下一些优点：（1）体积缩小。（2）功耗降低、速度提高。由于元器件连线缩短，连线引起的分布电容及电感的影响减少，因而使整个系统的工作速度有所提高。（3）提高了可靠性。由于系统的焊接点数、插件数及连接线大为减少，因而系统有较高的可靠性。（4）抗干扰能力提高。由于全部电路都封装在一个壳内，故外界干扰相对而言也就不严重了。 设计MSI时应考虑如下问题：（1）具有通用性：一个功能部件块可实现多种功能；（2）能自扩展：将多个功能部件适当连接后，可扩展成位数更多的复杂部件；（3）具有兼容性：便于不同品种、功能电路混合使用；（4）封装电路的功耗小

11、：便于提高集成度和电路的可靠性；（5）向输入信号索取电流小：为此，MSI常常采用输入级缓冲；（6）充分利用封装的引线：可增强电路功能及通用性。4.3.1 半加器与全加器半加器与全加器 1. 半加器设计半加器设计 ABSCi1加数被加数和数向高位进位半加器图 4 10 半加器框图 ABCBABASi1_表 4 7 半加器真值表 A B S Ci+10 00 11 01 10 01 01 00 11&ABSCi1图 4 11 半加器逻辑图 2. 全加器设计全加器设计 AiSiCi1全加器BiCi1图 4-12 全加器框图 表 4 8 全加器真值表 Ai Bi C i-1Si C i+10

12、0 00 0 10 1 00 1 11 0 01 0 01 1 01 1 10 01 01 00 11 00 10 11 1函数变换过程如下： iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBACBABACBABACBACBACBACBACCBACBACBACBABACBABACBACBACBACBAS11_11_1_1_111_1_1_1_11_1_1_)()()()()(由Si、C i+1式组成的逻辑电路如图4 - 13 所示。 &111&BiAiCi1Ci1Si图 4 13 用异或门构成全加器 1_1_1

13、_1_1_1_1_iiiiiiiiiiiiiiiiiiiiCACBBACCBACBACBACBASAiBiCi1Ci1Si1111&1&图 4 14 用与或非门组成全加器 3. 多位二进制加法多位二进制加法 (1) 串行进位。 COCIA3B3C3S3COCIA2B2S2COCIA1B1S1COCIA0B0S0C2C1C0C 1图 4 15 四位串行进位加法器 *(2) 超前进位。 11)(iiiiiiiiiiCBABACCBAS前面我们已经得到全加器的表达式为 令Gi=AiBi称为进位产生函数，Pi=Ai Bi称为进位传输函数。将其代入Si, Ci表达式中得递推公式 11ii

14、iiiiiCPGCCPS这样可得各位进位信号的逻辑表达式如下： 101230123123233233310120122122210101101111000CPPPPGPPPGPPGPGCPGCCPPPGPPGCPGCCPPGPGCPGCCPGG1111111111B3A311B2A2A1B11C 1B0A01P31P2P11P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b)1&1&图 4 16 74LS283 逻辑图与 引脚图(a) 逻辑图； (b) 引脚图

15、图 4 - 16 中S0S3表达式可经变换化简而得，以S1为例， )()()(_001_001110100011100_0_000111001011BACBABABCABABACBABABABACPGPCPS&1&11111111111P1G3P2G2P11G11P01G011GnGn xGn yGn z12345678161514131211109GNDFPP3G3P0G0P1G1FGGn zGnG2P2UCC(b)Gn yGn x(a)&1FPFG图4-17 74LS182逻辑图 及引脚图(a) 逻辑图； (b) 引脚图 4. 全加器的应用全加器的应用 例例 6 试

16、用全加器构成二进制减法器。 解解 利用“加补”的概念，即可将减法用加法来实现， 图 4 - 18 即为全加器完成减法功能的电路。 4B3B2B1B0C4S3S2S1S0Ci1“1”A3A2A1A01111图图 4 18 全加器实现二进制减法电路全加器实现二进制减法电路 例例 7 试用全加器完成二进制的乘法功能。 解解 以两个二进制数相乘为例。乘法算式如下： ABABA0B0B1A1P0P1P2P3C2C1Ci1Ci1&图 4 19 利用全加器实现二进制的乘法 例例 8 试用四位全加器构成一位 8421 码的加法电路。 解解 两个 8421 码相加，其和仍应为8421 码，如不是 842

17、1 码则结果错误。如 4.3.2 编码器与译码器编码器与译码器 在数字系统中，经常需要把具有某种特定含义的信号变换成二进制代码，这种用二进制代码表示具有某种特定含义信号的过程称为编码。而把一组二进制代码的特定含义译出来的过程称为译码。实现编码功能的电路称为编码器(encoder)。 1、 编码器编码器 一位二进制数可表示“0”和“1”两种状态，n位二进制数则有2n种状态。2n种状态能表示2n个数据和信息。编码就是对2n种状态进行人为的数值指定，给每一种状态指定一个具体的数值。 对于二进制来说，最常用的是自然二进制编码，因为它有一定的规律性，便于记忆，同时也有利于电路的连接。 在进行编码器设计时

18、，首先要人为指定数（或者信息）与代码的对应关系，通常采用编码矩阵和编码表。编码矩阵就是在相应的卡诺图上，指定每个方格代表某一自然数，将该自然数填入此方格。如将此对应关系用表格形式列出来就是编码表。实现编码的电路称为编码器。 例例 11 把 0，1，2，7 这八个数编成二进制代码， 其框图如图 4 - 24 所示。 01234567编码电路ABC图 4 24 三位二进制编码方框图 解解 显然这就是三位二进制编码器。 首先，确定编码矩阵和编码表，分别如图 4 - 25 和表 4 - 9 所示。 0AB00011110126437501C图425 三位二进制代码编码矩阵 表 4 9 三位二进制编码表

19、 自然数 N二进制代码 A B C012345670 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1第二步由编码表列出二进制代码每一位的逻辑表达式。A=4+5+6+7B=2+3+6+7 C=1+3+5+7图 4 26 三位二进制编码器 7654321CBAS0111例例12 将十进制数 0，1，2，9 编为 8421BCD码。解解 10 个数要求用四位二进制数表示。 0AB0001111014859327600011110CD图 4 27 8421BCD编码矩阵 自然数 N二进制代码 A B C D01234567890 0 0 00 0 0 10 0 1 0 0

20、 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1表 4 - 108421BCD编码表 各输出端函数表示式： _975319753176327632765476549898DCBA UCC1234567890SABCD&图 4 28 8421BCD码编码器 如S在位置 6，即接地，则其它均属高电位，故ABCD=0110。&1&1&1&11111111111101234567EIA2A1A0CSEO1234567816151413121110974LS1484567EIA2A1地A00123CSEO

21、UCC优先编码器20212201234567CSA2A1A0EOEI图 4 29 8 - 3优先编码器 由图4-29可写出该电路的输出函数的逻辑表达式： _11_1_01_11_276543210)7656436421 ()76542543()7654(EEEECSEAEAEAOO表 4 11 优先编码器的功能表 01234567EIEO低位片A0A1A2CS0123456701234567EIEO高位片A0A1A2CS89 10 11 12 13 14 15CSA3A2A1A0EO&图 4 30 两片8-3优先编码器扩展为16-4优先编码器的连接图 2. 译码器及其应用译码器及其应用

22、 译码是编码的逆过程。译码器的作用就是将代码的原意“翻译”出来，或者说，译码器可以将每个代码译为一个特定的输出信号，以表示它的原意。 (1) 二进制译码器变量译码器。 0AB00011110126437501C图 4 31 三位二进制译码矩阵 表表 4 12 译码表译码表 A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 自然数 N01234567 由于每个方格都由一个数据占有，没有多余状态， 所以将每个方格自行圈起来即可。此时每个译码函数都由一个最小项组成。 即 ABCCBACBACBACBACBACBACBA76543210_012

23、34567111CBA&图 4 32 三位二进制码译码器 (2) 十进制译码器。 0AB0001111014859327600011110CD图 4 33 8421BCD码译码矩阵 ADDADCBDCBDCBDCBDCBDCBDCBADCBA9876143210_由此图可得如下译码关系： 其译码电路如图 4 - 34 所示。 01234567111CBA891D&图 4 34 8421BCD码译码器 (3) 集成译码器。 集成译码器与前面讲述的译码器工作原理一样， 但考虑集成电路的特点，有以下几个问题。 为了减轻信号的负载，故集成电路输入一般都采用缓冲级，这样外界信号只驱动一个

24、门。 为了降低功率损耗，译码器的输出端常常是反码输出， 即输出低电位有效。 为了便于扩大功能，增加了一些功能端，如使能端等。 &01234567111111A2A1A0&E1E2E3三线至八线译码器01234567E1E2E3A0A1A2(a)(b)图 4-35 集成3-8译码器(74LS138)的电路图和逻辑符号 表表 413 功能表功能表 图4-36 3 - 8译码器扩大为 4 - 16 译码器 当D=1 时， ()片禁止， ()片工作， 输出由()片决定，其关系如下： 图图4-23 七段数码管电路结构七段数码管电路结构 5. 显示控制译码器显示控制译码器 1） 七段数码显

25、示器七段数码显示器 dpa b c d e f g dpa b c d e f g dp(a) 数码显示器数码显示器(b) 共阴极数码管共阴极数码管(c) 共阳极数码管共阳极数码管图图4-24十进制数的显示效果十进制数的显示效果 显示字符显示字符dpgfedcba段选码段选码001100000C0H111111001F9H210100100A4H310110000B0H41001100199H51000001092H61000001082H711111000F8H81000000080H91001000090HA1000100088HB1000001183HC11000110C6HD10100

26、001A1HE1000011086HF100011108EH表表4-13 共阳极数码管段选码表共阳极数码管段选码表 表表4-14 74LS48真值表真值表 2）七段显示译码器）七段显示译码器 十进制数十进制数输入输入BI/RBO输出输出LTRBIDCBAa b c d e f g012345678911111111111000000001100001111000011001100010101010111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1

27、 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 1 0 1 1消隐消隐脉冲消隐脉冲消隐灯测试灯测试100000001 /010 0 0 0 0 0 00 0 0 0 0 0 01 1 1 1 1 1 1BCD TO 7SEGACDBRBINBINLTNOCOEODOFOGOBOARBON7448inst图图4-25 74LS48逻辑逻辑符号符号 【例例4-7】用一片用一片74LS48和一片和一片74LS138实现八位数码管的八位十进制数显示。实现八位数码管的八位十进制数显示。 3） 多数码管动态显示控制方法多数码管动态显示控制方法 A B C DS0S1S2显示数据位选信号

28、图图4-26 用用74LS48和和74LS138实现八位十进制数动态扫描显示实现八位十进制数动态扫描显示 解：解： 4.3. 4 数据选择器及多路分配器数据选择器及多路分配器 (b)D1D2数据选择器D1D2DmA1A2An(a)FF图 4 49 数据选择器框图及开关比拟图(a) 数据选择器逻辑符号； (b) 单刀多路开关比拟数据选择器 1. 数据选择器数据选择器 (a)(b)F(c)D0D1D2D3A1A0EFFA1A0D0D1D2D3A0A1&111D3D2D1D0A0A1EFF11图 4 50 四选一MUX 由图 4 - 50(b)可写出四选一数据选择的输出逻辑表达式： _301

29、201101001)(EDAADAADAADAAF表表 4 15 功能表功能表 地址地址 选通选通 数据数据 输出输出 A1 A0EDF 0 00 11 01 110000D0D3D0D3D0D3D0D30D0D1D2D3集成数据选择器有如下几种：(1) 二位四选一数据选择器 74LS153；(2) 四位二选一数据选择器 74LS150；(3) 八选一数据选择器 74LS151；(4) 十六选一数据选择器 74LS150。 例例15 将四选一数据选择器扩为八选一数据选择器。 解解 用二片四选一和一个反相器、一个或门即可。如图4-51所示，第三个地址端A2直接接到的使能端，通过反相器接到的使能端

30、。当A2=0 时，选中，禁止。 F输出F1，即从D0D3中选一路输出；当A2=1时，禁止， 选中。F输出F2, 即从D4D7 中选一路输出。这一过程可由下表列出： D0D1D2D3EA1A0A1A0D4D5D6D7E1A2FF1F21A1A0D0D1D2D3A1A0D0D1D2D3图 4 51 四选一扩展为八选一 例例16 将四选一数据选择器扩大为十六选一数据选择器。 解解 由于十六选一有十六个数据输入端，因此至少应该有四片四选一数据选择器，利用使能端作为片选端。 片选信号由译码器输出端供给。十六选一应该有四个地址端，高两位作为译码器的变量输入，低两位作为四选一数据选择器的地址端。电路连接如图

31、4-52所示。当A3A2为00时，选中片，输出F为D0D3;当A3A2为01时， 选中片，输出F为D4D7; 当A3A2为 10 时，选中片， 输出F为D8D11；当A3A2为11时，选中片，输出F为D12D15。 D0D1D2D3D4D5D6D7D8D9D10D11D12D13D14D15二变量译码器A3A2A1A0FE D0D1D2D3A1A0D0D1D2D3EA1A0D0D1D2D3ED0D1D2D3EA1A01图 4 52 四选一扩大为十六选一 (2) 不用使能端进行扩展。 D7D6D5D4D3D2D1D0A1A0A2F0F1FD7D6D5D4D3D2D1D0A1A0F0F1D11D1

32、0D9D8D15D14D13D12D3D2D1D0F2F3FA3A2(a)(b)D1D0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0D3D2D1D0A1A0A1A0图4-53 不用使能端且采用二 级级联扩展数据选择器(a)四选一扩为八选一；(b)四选一扩为十六选一 2. 数据选择器的应用数据选择器的应用 数据选择器除了用来选择输出信号，实现时分多路通信外，还可以作为函数发生器，用来实现组合逻辑电路。由上述四选一数据选择器的输出公式 iiimDDAADAADAADAAF30301201101001)(mi为A1, A0组

33、成的最小项) 例例17 用四选一数据选择器实现二变量异或表示式。 解解 二变量异或表示式为010_1AAAAFF0 00 11 01 10110D0D1D2D31A0AiA表 4 16 真值表 0110A1A0FD3D2D1D0A1A0图 4 54 例 17 图 例例18 用数据选择器实现三变量多数表决器。 三变量多数表决器真值表及八选一数据选择器功能如表 4 - 17 所示。则 1076534210DDDDDDDDA2 A 1 A0FDi0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111D0D1D2D3D4D5D6D7表 4 17

34、真值表 )(0_012012012012_012012012AAAAAAAAAAAAAAAAAAAAAAF与四选一方程对比 由公式确定Di如下： 312212112012DAADAADAADAAF为使F=F则令 1030210DADDDD7D6D5D4D3D2D1D0A0A1A2“1”FD3A0A1FD2D1D0“1”A0(a)(b)A0A1A2A0A1图 4 55 例 18 电路连接图 (2) 卡诺图法。此法比较直观且简便，其方法是：首先选定地址变量；然后在卡诺图上确定地址变量控制范围，即输入数据区；最后由数据区确定每一数据输入端的连接。 例例 19 用卡诺图完成例 18。 解解 由真值表得

35、卡诺图如图 4-56 所示，选定A2A1为地址变量。 在控制范围内求得Di数：D0=0,D1=A0, D2=A0, D3=1。结果与代数法所得结果相同。 D000011110D0D1D3D2D1D3D201A000011110111101A0A2A1A2A1D1 A0D2 A0D3 1D0 0图 4 56 卡诺图确定例 18Di端 例例 20 用四选一数据选择器实现如下逻辑函数：F=(0， 1, 5, 6, 7, 9, 10, 14, 15) 解解 选地址A1A0变量为AB，则变量CD将反映在数据输入端。如图 4 -57 所示。 1CD000111101110001AB111111110D0

36、CD1 CDD3 CD2 C D+D0D1D2四选一A1A0ABD3CDCFED0D1D2D3111图 4 57 用卡诺图设计例 20 例例 21 运用数据选择器产生 01101001 序列。 解解 利 用 一 片 八 选 一 数 据 选 择 器 ， 只 需D0=D3=D5=D6=0， D1=D2=D4=D7=1即可产生 01101001 序列，如图 4 - 58 所示。 (a)(b)0101010101010C0011001100110B0000111100001AFD0D1D2D3D4D5D6D7A2A1A0ABCF“1”“0”E图 4 58 数据选择器产生序列信号 例例 22 利用数据选

37、择器实现分时传输。要求用数据选择器分时传送四位 8421BCD码，并译码显示。 解解 一般讲，一个数码管需要一个七段译码显示器。 我们利用数据选择器组成动态显示，这样若干个数据管可共用一片七段译码显示器。 用四片四选一，四位 8421BCD如下连接：个位全送至数据选择器的D0位，十位送D1,百位送D2, 千位送D3。当地址码为 00 时，数据选择器传送的是 8421BCD的个位。当地址码为01、10、11 时分别传送十位、百位、千位。经译码后就分别得到个位、十位、百位、千位的七段码。哪一个数码管亮， 受地址码经 2 - 4 译码器的输出控制。当A1A0=00时，Y0=0，则个位数码管亮。其它依

38、次类推为十位、百位、千位数码管亮。逻辑图如图4 - 59 所示。 D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A0D0A1D1D2D3A01000010001011101七段译码器DCBA千位百位十位个位译码器Y3Y2Y1Y0A1A0abcdefg图 4 -59用数据选择器分时传输组成动态译码 如当A1A0=00时，DCBA=1001，译码器Y0=0，则个位显示9。同理，当A1A0=01时，DCBA=0111, Y1=0, 十位显示 7。A1A0=10 时，DCBA=0000, Y2=0，百位显示0。A1A0=11时，DCBA=0011, Y3=0，千位显示 3。只要地

39、址变量变化周期大于25次/s，人的眼睛就无明显闪烁感。 3.多路分配器多路分配器将一路输入分配至多路输出，一般由译码器完成。 4.3.4 数字比较器数字比较器 1. 一位数字比较器一位数字比较器 将两个一位数A和B进行大小比较，一般有三种可能： AB, AB, FABF AB3，则可以肯定AB，这时输出FAB=1;若A3B3， 则可以肯定AB, 这时输出FAB2,则FAB=1；若A2B2，则FAB”端与“AB, FAB, AB和A=B，如图4-63所示。这样，当高四位都相等时，就可由低四位来决定两数的大小。 74LS85A3B3A2B2A1B1A0B0A7B7A6B6A5B5A4B4FA BFA BFA BA BA BA B74LS85A3B3A2B2A1B1A0B0A3B3A2B2A1