数字电路jk锁存器

1、5 锁存器和触发器锁存器和触发器教学基本要求教学基本要求1 1、掌握、掌握锁存器、锁存器、触发器的触发器的电路结构和电路结构和工作原理工作原理2、熟练掌握、熟练掌握SR触发器、触发器、JK触发器、触发器、D触发器及触发器及T触发器的逻辑功能触发器的逻辑功能3 3、正确理解、正确理解锁存器、锁存器、触发器的动态特性触发器的动态特性1 1、触发器与时序逻辑电路：、触发器与时序逻辑电路： 时序逻辑电路的工作特点是任意时刻的输出状态不仅时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。与该当前的输入信号有关，而且与此前电路的状态有关。 概述概述数字电路中除

2、组合逻辑电路外，还包括另一类具有数字电路中除组合逻辑电路外，还包括另一类具有记忆功能的电路记忆功能的电路-时序逻辑电路时序逻辑电路. .触发器是构成时序逻辑电路的基本逻辑单元触发器是构成时序逻辑电路的基本逻辑单元 。都具有都具有0 0和和1 1两个稳定状态，一旦状态被确定，就能自行保持，即两个稳定状态，一旦状态被确定，就能自行保持，即长期存储一位二进制码，直到通过外部信号的作用才有可能改变长期存储一位二进制码，直到通过外部信号的作用才有可能改变2、锁存器与触发器、锁存器与触发器共同特点：共同特点： 不同点：不同点：锁存器锁存器-对脉冲电平敏感对脉冲电平敏感，它们，它们可以在特定输入脉冲电平作用

3、下改可以在特定输入脉冲电平作用下改变状态。变状态。触发器触发器-对脉冲边沿敏感对脉冲边沿敏感的存储电的存储电路，其状态只有在被称作时钟脉冲路，其状态只有在被称作时钟脉冲的上升沿或下降沿的变化瞬间才能的上升沿或下降沿的变化瞬间才能改变。改变。 E CP CP 5.1 5.1 双稳态存储单元电路双稳态存储单元电路5.1.1 5.1.1 双稳态的概念双稳态的概念 稳稳态态稳稳态态介介稳稳态态 1 Q Q 1 G1 G2 反馈反馈1 1 、电路结构、电路结构双稳态存储单元电路双稳态存储单元电路 1 1 Q Q G1 G2 VO1 VO2 VI1 VI2 2 2、数字逻辑分析、数字逻辑分析1001定义定

4、义Q=0为电路的为电路的0状态，而当状态，而当Q=1时则为时则为1状态。状态。 1 1 Q Q G1 G2 VO1 VO2 VI1 VI2 电路具有存储或记忆电路具有存储或记忆1 1位二进制数据的功能。位二进制数据的功能。 01103. 3. 模拟特性分析模拟特性分析 1 1 Q Q G1 G2 VO1 VO2 VI1 VI2 介介稳稳态态点点 a b c d e VI1 = VO2 VO1 = VI2 0 稳稳态态点点(Q=1) 稳稳态态点点(Q=0) VO1VI1 +VDD T4 T2 T6 T5 T1 T3 Q Q S R 或或非非门门 G1 或或非非门门 G2 5.2.1 SR锁存器锁

5、存器1. 1. 简单的简单的SR锁存器锁存器 1 1 Q Q R G1 G2 1 1 S 1) 工作原理工作原理0 00 0 S 1 1 Q Q 1 1 R G1 G2 若初态若初态 Q n = 1若初态若初态 Q n = 01 10 01 10 01 10 00 00 05.2 5.2 锁存器锁存器R=0、S=0状态不变状态不变 S 1 Q Q 1 R G1 G2 无论初态无论初态Q n为为0或或1，触发器的次态为为，触发器的次态为为1态。态。 信号消失信号消失后新的状态将被记忆下来。后新的状态将被记忆下来。0 01 1 S 1 Q Q 1 R G1 G2 若若初态初态 Q n = 1若初态

6、若初态 Q n = 01 10 01 10 01 10 00 01 10 0R=0、S=1置置1 S 1 Q Q 1 R G1 G2 无论初态无论初态Q n为为0或或1，触发器的次态为为，触发器的次态为为0态。态。 信号消失信号消失后新的状态将被记忆下来。后新的状态将被记忆下来。1 10 0 S 1 Q Q 1 R G1 G2 若若初态初态 Q n = 1若初态若初态 Q n = 01 11 10 01 10 00 01 10 01 1R=1 、 S=0置置0 S 1 Q Q 1 R G1 G2 1 11 10 00 0S=1 、 R=11 10 0无论初态无论初态Q n为为0或或1，触发器的

7、次态，触发器的次态 、 都为都为0 。nQnQ状态不确定状态不确定约束条件约束条件: SR = 0此时如果两个输入信号同时发生此时如果两个输入信号同时发生由由0到到1的变化，则会出现的变化，则会出现所谓竞争现象。由于两个或非门所谓竞争现象。由于两个或非门的延迟时间无法确定，使得的延迟时间无法确定，使得触发器最终稳定状态也不能确定。触发器最终稳定状态也不能确定。SR0 00 00 00 00 00 01 11 10 01 10 00 00 01 11 10 01 10 00 01 11 10 01 11 11 11 10 0非定义非定义1 11 11 1非定义非定义2 2）逻辑符号与逻辑功能）逻

8、辑符号与逻辑功能逻辑功能表逻辑功能表nQ1nQ不变不变置置0 0置置1 1非定义非定义状态状态 S Q Q R S R nQ : :电路的初态电路的初态信号输入前的状态信号输入前的状态1n Q: :电路的次态电路的次态信号输入后的新态信号输入后的新态因此，称因此，称S为置为置1端，端，R为置为置0端，都是高电平有效端，都是高电平有效不变不变置置1不变不变置置0置置1 不变不变不变不变3）工作波形工作波形01 S R 001000000010QQ S Q Q R S R 1 1 Q Q R S 4 4）用与非门构成的）用与非门构成的SR锁存器锁存器、 S Q Q R R S c.国标逻辑符号国标

9、逻辑符号a.电路图电路图b.b.功能表功能表 RSQ1 11 10 00 01 10 01 10 00 01 10 01 1不变不变1 11 1不变不变Q约束条件约束条件: S +R = 1方法：方法：1. 根据锁存器信号敏感情况根据锁存器信号敏感情况,确定状态转换时间确定状态转换时间 2. 根据触发器的逻辑功能确定根据触发器的逻辑功能确定Qn+1。 S R Q Q 0 01 11 11 10 01 11 11 10 01 11 11 10 01 11 11 10 00 0不不定定不变不变置置1 1置置1 1 不变不变 置置1 1不变不变置置0 0不变不变工作波形能直观地表示其输入信号与输出的

10、时序关系。工作波形能直观地表示其输入信号与输出的时序关系。 S Q Q R 画工作波形画工作波形开关接开关接A时振动时振动,Q=1 S S悬空时间悬空时间开关开关接接 B振动振动 R vO t0 t1 vO t0 t1 t +5V +5V 100k A B Q 1 2 74HCT00 R S 100k S +5V +5V R S Q 开关起始状态开关起始状态: :接接B, = 0 =1 Q=0RS开关转接开关转接A, = 1 =0 Q=1RS悬空时悬空时 = 1 =1 Q不变不变RS5、应用举例、应用举例 -去抖动电路去抖动电路 -四位数码寄存器四位数码寄存器置置0S=1R=00000第二步：

11、置数第二步：置数(cr=1, LD=1)保保持持为为05、应用举例、应用举例0态不变态不变S=1R=1D3D2D1D0 =1010第一步：清第一步：清0 (cr=0, LD=0)1010 D D3 3 D D2 2 D D1 1 D D0 0 & & & & & & & & R R S S R R S S R R S S R R S S FFFF3 3 FFFF2 2 FFFF1 1 FFFF0 0 Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0 CrCr LDLD 置数输入置数输入 置置 0 0 输入输入 数码数码 输出

12、输出 数码数码 输入输入 010110100 00 01 11 1基本基本RSRS锁存器存在的问题：锁存器存在的问题： 由与非门组成的基本由与非门组成的基本RSRS锁存器可以实现记忆元件的功能，锁存器可以实现记忆元件的功能，但是当但是当RSRS端从端从“00”00”变化到变化到“11”11”时，触发器的下一个时，触发器的下一个状态不能确定，在使用中要加以约束，给使用带来不便。状态不能确定，在使用中要加以约束，给使用带来不便。 由或非门组成的基本由或非门组成的基本RSRS锁存器同样存在这一问题。因锁存器同样存在这一问题。因此，要对锁存器的输入加以控制。此，要对锁存器的输入加以控制。 电路的抗干扰

13、能力差电路的抗干扰能力差, ,实际应用的锁存器是电平型或脉实际应用的锁存器是电平型或脉冲型锁存器。冲型锁存器。基本基本RS锁存器锁存器2. 逻辑门控逻辑门控SR锁存器锁存器 R E S & & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q 电路结构电路结构 1R E1 1S Q Q E S R 国标逻辑符号国标逻辑符号电路结构：由简单电路结构：由简单SR锁存器和使能信号控制门电路组成。锁存器和使能信号控制门电路组成。 R E S & & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q 2 2、工作原理、工作原理 S=0，R=0：Qn+1

14、=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= E=1：E=0：0 0 1 1& & & & &状态发生变化。状态发生变化。 状态不变状态不变Q3 = S Q4 = RSR E S R 1 2 3 4 逻辑门控逻辑门控SR锁存器的锁存器的E、S、R的波形如图所示的波形如图所示锁存器的原始状态为锁存器的原始状态为Q = 0，Q试画出试画出Q3、Q4、Q和和 的波形。的波形。 R E S & & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q Q4 Q3 Q Q SRSR次态卡诺图次

15、态卡诺图3、 逻辑功能的几种描述方式：逻辑功能的几种描述方式： 1) 逻辑功能表逻辑功能表 （E=1） 2) 特性方程特性方程 0 1 0 0 1 1 S 1 RQn 0 00 01 11 10 状态不定状态不定011111置置1010011置置0011100状态不变状态不变010000 说说 明明Qn+1QnRS010011= f (RSQn 1Qn) = = 1QRSQnn= = 0SR约束条件约束条件状态不定状态不定011111置置1010011置置0011100状态不变状态不变010000 说说 明明Qn+1QnRS010011 3) 3) 状态转换图状态转换图 逻辑功能表逻辑功能表

16、1 0 S=0R=1S=1R=0S=xR=0S=0R=x4、)工作波形工作波形 E S R Q SRQn+1 00Qn 01 0 10 1 11 同步同步RS触发器真值表触发器真值表E=1期间的期间的S 、 R信号影响触发器的状态。信号影响触发器的状态。E=0为低电平期间其状态不变。为低电平期间其状态不变。功能表、特性方程、状态转换图功能表、特性方程、状态转换图 、波形图。波形图。逻辑功能的四种描述方式逻辑功能的四种描述方式: 1R E1 1S Q Q E S R n逻辑门控逻辑门控RSRS触发器存在的问题触发器存在的问题 逻辑门控逻辑门控RS触发器触发器 CP S R Q 在在CPCP的高电

17、平期间如的高电平期间如R R、 S S多次变化，则触发器的状态也随着变多次变化，则触发器的状态也随着变化多次。触法器不能实现每来一个时钟只变化一次。化多次。触法器不能实现每来一个时钟只变化一次。 若要达到每来一个时钟只变化一次，对信号的要求是：信号的最若要达到每来一个时钟只变化一次，对信号的要求是：信号的最 小周期大于时钟周期电路对信号的敏感时间长，抗干扰能力差。小周期大于时钟周期电路对信号的敏感时间长，抗干扰能力差。5.2.2 D锁存器锁存器1. 逻辑门控逻辑门控D锁存器锁存器 1D E1 Q Q E D 国标逻辑符号国标逻辑符号 R E D & & 1 1 1 1 G3 G

18、1 G2 G4 Q4 Q3 Q Q S 1 1 G5 逻辑电路图逻辑电路图R= SS =0 R=1D=0Q = 0D=1Q = 1E=0不变不变E=1S = DS =1 R=0D锁存器的功能表锁存器的功能表置置10111置置01001保持保持不变不变不变不变0功能功能QDEQ2. 传输门控传输门控D锁存器锁存器 1 1 TG TG 1 1 G1 TG2 G2 G4 G3 E C Q Q C C C TG1 D C C 1 1 G1 TG2 G2 Q Q TG1 D 1 1 G1 TG2 G2 Q Q TG1 D (c) E=0时时(b) E=1时时(a) 电路结构电路结构CTG2导通，导通，T

19、G1断开断开 TG1导通，导通，TG2断开断开Q = DQ 不变不变101010 D E 1 1 TG TG 1 1 G1 TG2 G2 G4 G3 E C Q Q C C C TG1 D C C Q Q (c) 工作波形工作波形3. D锁存器的动态特性锁存器的动态特性定时图定时图: :表示电路动作过程中，对各输入信号的表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。时间要求以及输出对输入信号的响应时间。 D Q tSU tH tW TpLH E TpHL 4. 4. 典型集成电路典型集成电路 LE 1 1 OE 1 E 1 E 1 E Q1 Q7 Q0 D1 D7 D

20、0 1D C1 C1 1 1D C1 C1 1D C1 C1 74HC/HCT373的功能表的功能表OE工作模式工作模式输输 入入内部锁存器内部锁存器状状 态态输输 出出LEDnQn使能和读锁存使能和读锁存器器（传送模式）（传送模式）LHLLLLHHHH锁存和读锁存锁存和读锁存器器LLL*LLLLH*HH锁存和禁止输锁存和禁止输出出H高阻高阻H高阻高阻L*和和H*表示门控电平表示门控电平LE由高变低之前瞬间由高变低之前瞬间Dn的逻辑电平。的逻辑电平。Verilog 设计锁存器 always (E or D) begin if(E) Q = D; end always (E or D) begi

21、n if(E) Q = D; else Q = 0; end此程序没有写出E为其他值的情况，在编译器中，将视为在其他情况下保持原值不变，实际上完成的是一个锁存器的功能。等价于： E 5.3 触发器的电路结构和工作原理触发器的电路结构和工作原理1.锁存器与触发器锁存器与触发器 CP CP 锁存器在锁存器在E的高的高(低低)电平期间电平期间对信号敏感对信号敏感触发器在触发器在CP的上升沿的上升沿(下降下降沿沿)对信号敏感对信号敏感在在VerilogHDL中对中对锁存器与触发器的描述语句是不同的锁存器与触发器的描述语句是不同的 E 5.3 触发器的电路结构和工作原理触发器的电路结构和工作原理 1 1

22、 TG TG TG2 Q C C C TG1 D C 主主锁锁存存器器 1 1 TG TG TG4 Q Q C C C TG3 C 从从锁锁存存器器 Q CP 1 C C G1 G4 G3 G2 主锁存器与从锁存器结主锁存器与从锁存器结构相同构相同1. 电路结构电路结构5.3.1 边沿触发器边沿触发器TG1和和TG4的工作状态相同的工作状态相同TG2和和TG3的工作状态相同的工作状态相同2. 由传输门组成的由传输门组成的CMOS边沿边沿D触发器触发器 工作原理：工作原理：TG1导通，导通，TG2断开断开输入信号输入信号D 送入主锁存器。送入主锁存器。TG3断开，断开，TG4导通导通从锁存器维持

23、在原来的状态不变。从锁存器维持在原来的状态不变。 (1) CP=0时时: 1 1 TG TG TG2 Q C C C TG1 D C 主主锁锁存存器器 1 1 TG TG TG4 Q Q C C C TG3 C 从从锁锁存存器器 Q G1 G4 G3 G2 C =1，C=0，Q 跟随跟随D端的状态变化，使端的状态变化，使Q =D。 CP 1 C C D=1 001工作原理：工作原理：(2) CP由由0跳变到跳变到1 : 1 1 TG TG TG2 Q C C C TG1 D C 主主锁锁存存器器 1 1 TG TG TG4 Q Q C C C TG3 C 从从锁锁存存器器 Q G1 G4 G3

24、 G2 C =0，C=1， CP 1 C C D=X0110触发器的状态仅仅取决于触发器的状态仅仅取决于CP信号上升沿到达前瞬间的信号上升沿到达前瞬间的D信号信号 TG1断开，断开，TG2导通导通输入信号输入信号D 不能送入主锁存器。不能送入主锁存器。TG3导通，导通，TG4断开断开从锁存器从锁存器Q 的的信号送信号送Q端。端。主锁存器主锁存器维持原态不变。维持原态不变。 2. 由传输门组成的由传输门组成的CMOS边沿边沿D触发器触发器 （2） D触法器的逻辑功能触法器的逻辑功能 逻辑功能表逻辑功能表nQ1n QD000010101111特性方程特性方程Qn+1=D状态转换图状态转换图 D=1

25、 D=0 D=0 D=1 0 1 工作特点：在工作特点：在CP低电平期间存储信号，低电平期间存储信号， CP的上升沿状态变化。的上升沿状态变化。 CP D 对对CP上升沿敏感的边沿触发器上升沿敏感的边沿触发器工作波形工作波形 C1 1D Q Q CP D 工作波形工作波形逻辑符号逻辑符号 C1 1D Q Q 对对CP下降沿敏感的边沿触发器下降沿敏感的边沿触发器 74HC/HCT74的功能表的功能表DSQDSDR1nQLHHHHHLLHHQn+1DCPHHLLHLLHLHHLQDCP输输 出出输输 入入DR S C1 1D R S C2 2D R 1SD 1RD 1CP 1D 1Q 1Q 2SD

26、 2RD 2CP 2D 2Q 2Q 国标逻辑符号国标逻辑符号 2. 典型集成电路典型集成电路 74HC/HCT74直接直接置置1直接直接置置0完成完成D功功能能具有直接置具有直接置1、直接置、直接置0，正边沿触，正边沿触发的发的D功能功能触发器触发器异步置位和复位D触发器 always (posedge clk or posedge rst or posedge set) begin if(rst) q=0; else if(set) q=1; else q=d;end always (posedge clk or negedge rst or negedge set) begin if(!r

27、st) q=0; else if(!set) q=1; else q=d;end同步置位和复位的D触发器 always (posedge clk) begin if(rst) q =0; else if(set) q =1; else q =d;end always (posedge clk) begin if(!rst) q =0; else if(!set) q =1; else q =d;endRDQCPSDD S C1 1D R SD RD CP D Q Q 已知触发器的输入波形，试对应画出已知触发器的输入波形，试对应画出Q端输出波形端输出波形 5.3.2 5.3.2 维持阻塞触发器维

28、持阻塞触发器1. 1. 电路结构与工作原理电路结构与工作原理 C 由由3 3个个SR锁存器组成锁存器组成置置0维持线维持线响应输入响应输入D和和CP信号信号根据根据 确定确定触发器的状态触发器的状态 RS G1 & CP Q1 & G2 G3 & & & G5 Q2 Q3 S R G4 Q4 D G6 Q Q & 0 01 11 1D DD D G1 & C P Q1 & G2 G3 & & & G5 Q2 Q3 S R G4 Q4 D G6 Q Q & CP = 0 2 2、工作原理、工作原理 5

29、.1.4 5.1.4 维持阻塞维持阻塞D触发器触发器 Qn+1=QnD 信号进入触发器信号进入触发器, ,为状态刷新作好准备为状态刷新作好准备Q1 = DQ4= DD信号存于信号存于Q40 01 1D DD D G1 & C P Q1 & G2 G3 & & & G5 Q2 Q3 S R G4 Q4 D G6 Q Q & 当当CP 由由0跳变为跳变为11 10 00 0D DD DDQn= = 1在在CP脉冲的上升沿，触法器按此前的脉冲的上升沿，触法器按此前的D信号刷新信号刷新1 1 G1 & C P Q1 & G2 G3 &am

30、p; & & G5 Q2 Q3 S R G Q4 D G6 Q Q & 当当CP =10 01 1置置1维持线维持线置置0维持线维持线置置0 阻塞线阻塞线1 1在在CP脉冲的上升沿到来瞬间使触发器的状态变化脉冲的上升沿到来瞬间使触发器的状态变化1 10 0D信号不影响信号不影响 、 的状态，的状态，Q的状态不变的状态不变RS0 0工作波形工作波形 S 1D R Q Q “1” D CP C1 CP D Q D 触发器的逻辑功能表触发器的逻辑功能表nQ1n QD000010101111维持阻塞维持阻塞D触发器状态变化产生在时钟触发器状态变化产生在时钟脉冲的上升沿，其次态决

31、定于该时刻前脉冲的上升沿，其次态决定于该时刻前瞬间输入信号瞬间输入信号D。2. 典型集成电路典型集成电路 & CP & & & & D Q Q & SD RD S C1 1D R SD RD CP D Q Q D Q tSU tH tW tPLH CP tPHL Tcmin Q tPHL tPLH 5.2.4 触发器的动态特性触发器的动态特性 C1 1D Q Q D C 动态特性反映其触发器对输入信号和时钟信号间的时间要求，动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。以及输出状态对时钟信号响应的延迟

32、时间。 建立时间建立时间2ns保持时间保持时间0ns脉冲宽度脉冲宽度6ns传输延时时间传输延时时间14ns传输延时时间传输延时时间14ns保持时间保持时间tH ：保证：保证D状态可靠地传送到状态可靠地传送到Q建立时间建立时间tSU ：保证与保证与D 相关的电路建立起稳定的状态，使触相关的电路建立起稳定的状态，使触发器状态发器状态得到正确的转换。得到正确的转换。 D Q tSU tH tW tPLH CP tPHL Tcmin Q tPHL tPLH 传输延迟时间传输延迟时间tPLH和和tPHL ：时钟脉冲：时钟脉冲CP上升沿至输出端新状态上升沿至输出端新状态稳定建立起来的时间稳定建立起来的时间

33、最高触发频率最高触发频率fcmax ：触发器内部都要完成一系列动作，需要：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于一定的时间延迟，所以对于CP最高工作频率有一个限制。最高工作频率有一个限制。触发脉冲宽度触发脉冲宽度tW ：保证内部各门正确翻转。：保证内部各门正确翻转。 D Q tSU tH tW tPLH CP tPHL Tcmin Q tPHL tPLH Q Q & 1 & 1 1 1D C1 CP J K J K 触发器触发器QKQJD=DQn=1J = K= 0Qn= 0Qn+1= 0Qn= 1Qn+1= 1J = 0 K= 1 Qn= 0Qn+1= 0

34、Qn= 1Qn+1= 0J=1 K= 0Qn= 0Qn+1= 1Qn= 1Qn+1= 1J =K= 1Qn= 0Qn+1= 1Qn= 1Qn+1= 0 1J C1 1K Q Q J CP K 逻辑符号逻辑符号5.3 5.3 触发器的逻辑功能触发器的逻辑功能DQn=1QKQJ=不变不变置置0 0置置1 1翻转翻转 翻翻 转转10011111 置置 111010011 置置 000011100状态不变状态不变01010000 说说 明明Qn+1QnKJ状态转换图状态转换图功能表功能表 1 0 J=XK=1J=1K=XJ=XK=0J=0K=X1nnnQJQKQ=特性方程特性方程2、 JK 触发器的触发器的逻辑功能逻辑功能 0 1 0 0 1 1 0 1 J 1 KQn 0 00 01 11 10 工作波形工作波形 CP J K Q 1 0 0 1 1 1 0 0 JKQn+1 00Qn 01 0 10 1 11Q Qn n JK触发器触发器真值表真值表 1J C 1 1K Q Q J C P K J K 触发器状态变化产生在时钟触发器状态变化产生在时钟脉冲的上升沿，其次态决定于该脉冲的上升沿，其次态决定于该时刻前瞬间输入信号时刻前瞬间输入信号J K。画出触发器的工作波形画出