动态逻辑电路

1、1动态电路动态电路n逻辑功能由逻辑功能由NMOS或者或者PMOS网络实现网络实现n扇入为扇入为N的电路需要晶体管数目的电路需要晶体管数目 N + 2 (互补互补 CMOS 2N 个个)n输出全摆幅信号，无比逻辑，速度快输出全摆幅信号，无比逻辑，速度快n缺点：电荷泄漏，电荷分享，级联问题缺点：电荷泄漏，电荷分享，级联问题OutABCMpMe2第四章第四章 基本单元电路基本单元电路4.8 动态逻辑电路动态逻辑电路3动态逻辑电路动态逻辑电路nDomino逻辑逻辑n时钟信号时钟信号n时钟同步时钟同步CMOS（C2MOS）电路）电路nNORA和和TSPC4多米诺（多米诺（Domino）CMOS电路电路A

2、BM1M2VDDVV1MMP1N1outMMP2N2由一级预充由一级预充-求值动态逻辑门和一级静态反相器构求值动态逻辑门和一级静态反相器构成成实现不带非逻辑实现不带非逻辑解决级连问题解决级连问题5Domino LogicIn1In2PDNIn3MeMpOut1In4PDNIn5MeMpOut2Mkp6多米诺多米诺CMOS电路电路V1V4预充到预充到VDD，与，与AE状态无关；状态无关；在在AE1的情况下，对的情况下，对V1V4 逐次放电逐次放电；0 1 7级连电路中，各级信号会通过一级级的连锁级连电路中，各级信号会通过一级级的连锁反应传递电平。好象多米诺骨牌。反应传递电平。好象多米诺骨牌。8N

3、MOSVDDPMOSNMOSVDDVout逻辑块逻辑块逻辑块NMOSPMOS接接接PMOS接NMOSV1MN1MN2VoutMP1MP2MMfPMNCL接同类下级电路要添加反相器接同类下级电路要添加反相器Domino 逻辑的级联 9Domino 逻辑特点逻辑特点 n通过输出反相器解决动态电通过输出反相器解决动态电路级联问题路级联问题n同互补同互补CMOS相反，相反，Domino只能实现不带非的只能实现不带非的逻辑逻辑n高速度高速度n也有电荷分享、电荷泄漏等也有电荷分享、电荷泄漏等问题问题ABM1M2VDDVV1MMP1N1outMMP2N210带来以下问题：带来以下问题：tVDDV(t)(t)

4、0/ a.u.V2minVV2y 使动态电路后面的使动态电路后面的CMOS反相器的噪声容限下降反相器的噪声容限下降 使存储的高电平下降，电路动态保持时间减小使存储的高电平下降，电路动态保持时间减小电荷分享和电荷泄漏引起结点电平变化电荷分享和电荷泄漏引起结点电平变化M1M2M3M4ABCVVVV34outDDVV12CCxyDE在在AB1，C0的情况的情况下，下，11NMOSVDDVout逻辑块V1MMfPMNCL解决方法：解决方法：加反馈管加反馈管电荷泄漏问题电荷泄漏问题12VVDDoutMMMP1P2P3CC12C3解决方法：解决方法：加预充电管加预充电管电荷分享问题电荷分享问题13多输出多

5、米诺电路（多输出多米诺电路（MODL）VDDFf2f1F1注意：每个输出节点都有预充电的注意：每个输出节点都有预充电的PMOS管管F=f1f2F1=f114Ci=Gi+PiCi-1 适宜实现有嵌套的函数适宜实现有嵌套的函数多输出多米诺电路实现多输出多米诺电路实现4位进位链位进位链VDDC0PPP123P4GGG123G4CCCC432115动态逻辑电路动态逻辑电路nDomino逻辑逻辑n时钟信号时钟信号n时钟同步时钟同步CMOS（C2MOS）电路）电路nNORA和和TSPC161212两相相反的时钟两相相反的时钟21时钟信号时钟信号VDDPMOSNMOS逻辑块逻辑块VoutckVDDTGckV

6、V12VDDCLCMMPN1VVoutin两相时钟经过不同延迟两相时钟经过不同延迟 两相时钟经过近似相同延迟两相时钟经过近似相同延迟两相相反时钟的产生两相相反时钟的产生17 时钟信号的产生和分布时钟信号的产生和分布181212由于时钟信号向不同节点传递过程的延迟不同，由于时钟信号向不同节点传递过程的延迟不同，非理想时钟可能有同时为高电平或者低电平的窗口非理想时钟可能有同时为高电平或者低电平的窗口（时钟偏移）（时钟偏移）非理想时钟可能使得逻辑信号被错误传递，引起非理想时钟可能使得逻辑信号被错误传递，引起信号竞争信号竞争，解决信号竞争问题可以在输出端增加锁，解决信号竞争问题可以在输出端增加锁存器存

7、器21非理想时钟及信号竞争非理想时钟及信号竞争19动态逻辑电路nDomino逻辑逻辑n时钟信号时钟信号n时钟同步时钟同步CMOS（C2MOS）nNORA和和TSPC20时钟同步时钟同步CMOS电路电路(C2MOS)VVVinoutDDCCCBLAVinVoutVDDVinVoutVDDMN1MN2MMP1P2时钟时钟CMOS电路工作原理电路工作原理 =1，求值阶段；，求值阶段；CMOS电路工作电路工作 =0，保持阶段；高阻节点保持数据，保持阶段；高阻节点保持数据在互补在互补CMOS基础上基础上增加输出锁存器增加输出锁存器存在的问题存在的问题?21时钟偏移引起的信号竞争问题时钟偏移引起的信号竞争

8、问题VVVinoutDDCCCBLAVinVoutVDDVinVoutVDDMN1MN2MMP1P2当时钟信号由于时钟偏移有同时为高电平或者低电当时钟信号由于时钟偏移有同时为高电平或者低电平的窗口，输入信号平的窗口，输入信号Vin会影响输出信号会影响输出信号Vout这种影响对传输门结构始终存在，对于单级时钟这种影响对传输门结构始终存在，对于单级时钟CMOS结构有一半的情况是有影响的结构有一半的情况是有影响的VVVinoutDDCCCBLAVinVoutVDDVinVoutVDDMN1MN2MMP1P2时钟信号控制传输门时钟信号控制传输门12122122C2MOS锁存器避免时钟偏移的影响锁存器避

9、免时钟偏移的影响VinVDDVoutVDDVinVDDVoutVDD11VinVDDVout00VDD1,10,0121221两级时钟两级时钟CMOS结构结构即使有非理想的时钟即使有非理想的时钟偏移，时钟偏移，时钟CMOS也不也不会输出错误数据会输出错误数据23动态逻辑电路动态逻辑电路nDomino逻辑逻辑n时钟信号时钟信号n时钟同步时钟同步CMOS（C2MOS）电路）电路nNORA和和TSPC24NORA电路电路相相NORA电路电路相相NORA电路电路时钟时钟CMOS电路直接实现逻辑功能速度较慢电路直接实现逻辑功能速度较慢NORA由动态电路加上一个时钟由动态电路加上一个时钟CMOS反相器反相器（锁存器）构成（锁存器）构成VinVDDVoutVDD25相电路和相电路和相电路交替级联相电路交替级联相相NORA电路电路相相NORA电路电路26 TSPC（true single phase clock）电）电路路NORA电路的改进，电路的改进， 相使用相使用NMOS逻辑块逻辑块去掉了反相时钟去掉了反相时钟预充时预充时M2的作用可以由的作用可以由M1替代替代求值时求值时M2相当