基于.--VHDL的数字钟设计

1、.wd安徽工业经济职业技术学院毕业论文设计题 目：基于VHDL的数字钟设计系 别：电子信息技术系专 业：电子信息工程技术学 号：202154427学生姓名：王翀指导教师：王俊职 称：二一四年五月月十三日【摘要】20世纪90年代，国际上电子和计算机技术较为先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进展了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件如CPLD、FPGA的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。 EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，【关键词】数字

2、钟 EDA VHDL语言目录摘要：. 1 关键词：. 1 绪论.31.设计目的 . 42.设计内容 .43.设计原理 .43.1数字钟的根本工作原理.43.2数字钟设计的电路原理图.6.4.单元模块的设计.64.1秒计数器的模块.64.2分计数器的模块.84.3时计数器的模块.104.4整点报时器模块.124.5调时调分模块.134.6 LED显示译码器模块.155.仿真结果.17.结语. 17参考文献 . 18绪论是电子设计自动化lcctronic Design Automation的缩写，是90年代初从CAD计算机辅助设备，CAM(计算机辅助制造)，CAT计算机辅助测试和CAE计算机辅助工

3、程的概念开展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL完成的设计文件，自动的完成逻辑编译，化简，分割，综合及优化，布局布线，仿真以及对特定目标芯片的适配编译和编程下载等工作，这种将设计实体内外局部的概念是VHDL系统设计的根本点。应用VHDL进展工程设计的优点是多方面的。其优点是：与其它硬件描述语言相比，VHDL具有更强的行为描述能力，从而解决了他成为系统设计领域最正确的硬件描述语言，强大的行为描述能力是避开具体的器件构造，从逻辑行为上描述和设计大规模电子系统的重要保证；VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能和可行性，及时可对设计进展。

4、它的计时周期为24小时，显示满刻度为24时59分59秒，另外还具有校时功能和闹钟功能。总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数和设置程序模块、比拟器程序模块、三输入数据选择器程序模块、译码显示程序模块和拼接程序模块。并且使用QUARTUS II软件进展电路波形仿真，下载到EDA实验箱进展验证。1.设计目的 1熟练地运用数字系统的设计方法进展数字系统设计； 2能进展较复杂的数字系统设计； 3按要求设计一个数字钟。 2.设计内容 1要求显示秒、分、时，显示格式如下：图显示格式2可清零、可调时，具有整点报时功能。3.设计原理3.1数字钟的根本工作原理：数字钟

5、以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的根本组成局部离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的根本原理方框图： 数字钟实现原理框图1时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分 60进制计数，即从0到59循环计数，时钟24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进展任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3清零功能：reset为复位键，低电平

6、时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答的报警声音。 5LED灯在时钟显示时有把戏显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“把戏信号。 根据总体方框图及各局部分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用数字时钟 控制单元 时调整 分调整 使能端信号 CLK信号 时显示 分显示 秒显示 24进制 60进制 60进制 LED显示 整点

7、报时 把戏显示 24进制，而分钟均是采用6进制和10进制的组合。3.2数字钟设计的电路原理图 24进制数字钟的电路图4.单元模块的设计4.1.秒计数器模块 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY second IS PORT( clk,reset,setmin:IN STD_LOGIC; enmin:OUT STD_LOGIC; daout:out std_logic_vector(6 downto 0); END entity second; ARCHITECTURE

8、 fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0); SIGNAL enmin_1,enmin_2:STD_LOGIC; -enmin_1为59秒时的进位信号 BEGIN daout<=count; -enmin_2由clk调制后的手动调分脉冲信号串 enmin_2<=(setmin and clk); -setmin为手动调分控制信号，高电平有效 enmin<=(enmin_1 or enmin_2); -enmin为向分进位信号 process(clk,reset,setmin) begin if(res

9、et='0') then count<="0000000" -假设reset为0，那么异步清零 elsif(clk'event and clk='1')then -否那么，假设clk上升沿到 if(count(3 downto 0)="1001")then -假设个位计时恰好到“1001即9 if(count<16#60#)then -又假设count小于16#60#，即60H if(count="1011001")then -又假设已到59D enmin_1<='1&

10、#39;count<="0000000" -那么置进位为1及count复0 else count<=count+7; -未到59D，那么加7，而+7=+1+6,那么作“加6校正 end if; else -假设count不小于16#60#即count等于或大于16#60# count<="0000000" -count复0 end if; -end ifcount<16#60# elsif(count<16#60#)then -假设个位计数未到“1001那么转此句再判 count<=count+1; -假设count&

11、lt;16#60#那么count加1 enmin_1<='0' after 100 ns; -那么没有发生进位 else end if; end if; end process; end fun 编译过程：仿真图如下：4.2分计数器模块 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY minute IS PORT( clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_LOGIC; daout:out st

12、d_logic_vector(6 downto 0); END entity minute; ARCHITECTURE fun OF minute IS SIGNAL count:STD_LOGIC_VECTOR(6 downto 0); SIGNAL enhour_1,enhour_2:STD_LOGIC; BEGIN daout<=count; enhour_2<=(sethour and clk1); enhour<=(enhour_1 or enhour_2); process(clk,reset,sethour) begin if(reset='0'

13、)then count<="0000000" -假设reset=0，那么异步清零 elsif(clk'event and clk='1')then -否那么，假设clk上升沿到 if(count(3 downto 0)="1001")then -假设个位计时恰好到“1001即9 if(count<16#60#)then -又假设count小于16#60#，即60if(count="1011001")then -又假设已到59D enhour_1<='1' -那么置进位为1cou

14、nt<="0000000" -count复0 ELSE count<=count+7;-假设count未到59D，那么加7，即作“加6校正 end if; -使前面的16#60#的个位转变为8421BCD的容量 else count<="0000000" -count复0有此句，那么对无效状态电路可自启动 end if; elsif(count<16#60#)then count<=count+1; -假设count<16#60#那么count加1 enhour_1<='0'after 100 n

15、s; -没有发生进位 else count<="0000000" -否那么，假设count不小于16#60#count复0 end if; end if; end process; END fun; 编译过程：仿真图如下：4.3.时计数器模块 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY hour IS PORT( clk,reset:IN STD_LOGIC; daout:out std_logic_vector(5 downto 0); END

16、entity hour; ARCHITECTURE fun OF hour IS SIGNAL count:STD_LOGIC_VECTOR(5 downto 0); BEGIN daout<=count; process(clk,reset) begin if(reset='0')then count<="000000" -假设reset=0，那么异步清零 elsif(clk'event and clk='1')then -否那么，假设clk上升沿到 if (count(3 downto 0)="1001&qu

17、ot;)then -假设个位计时恰好到1001即9 if(count<=16#23#)then -23进制 count<=count+7; -假设到23D那么 else count<="000000" -复0 end if; elsif(count<16#23#)then -假设未到23D，那么count进1 count<=count+1; else -否那么清零 count<="000000" end if; end if; end process; END fun; 编译过程：仿真图如下：4.4.整点报时器模块 L

18、IBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY alert IS PORT( clk:IN STD_LOGIC; dain:IN STD_LOGIC_VECTOR (6 DOWNTO 0); speak:OUT STD_LOGIC; lamp:OUT STD_LOGIC_VECTOR (2 DOWNTO 0); END alert; ARCHITECTURE fun OF alert IS signal coun:std_logic_vector (1 downto 0); si

19、gnal count1:std_logic_vector (1 downto 0); BEGIN speaker:process(clk) begin speak<=count1(1); if(clk'event and clk='1')then if(dain="0000000")then if(count1>="10")then count1<="00" -count1为三进制加法计数器 else count1<=count1+1; end if; end if; end if; e

20、nd process speaker; lamper:process(clk) begin if(rising_edge(clk)then if(coun<="10")then if(coun="00")then lamp<="001" -循环点亮三只灯 elsif(coun="01")then lamp<="010" elsif(coun="10")then lamp<="100" end if; coun<=coun+1;

21、 else coun<="00" end if; end if; end process lamper; END fun; 编译过程：仿真图如下：4.5调时调分模块 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; ENTITY seltime IS PORT( clk1,reset:IN STD_LOGIC; sec,min:IN STD_LOGIC_VECTOR(6 downto 0); hour:in

22、std_logic_vector(5 downto 0); daout:OUT STD_LOGIC_vector(3 downto 0); dp:OUT std_LOGIC; sel:out std_logic_vector(2 downto 0); END seltime; ARCHITECTURE fun OF seltime IS SIGNAL count:STD_LOGIC_vector(2 downto 0); BEGIN sel<=count; process(clk1,reset) begin if(reset='0')then count<=&quo

23、t;000" elsif(clk1'event and clk1='1')then if(count>="101")then count<="000" else count<=count+1; end if; end if; case count is when"000"=>daout<=sec(3 downto 0);dp<='0' when"001"=>daout(3)<='0'daout(2 do

24、wnto 0)<=sec(6 downto 4);dp<='0' when"010"=>daout<=min(3 downto 0);dp<='1' when"011"=>daout(3)<='0'daout(2 downto 0)<=min(6 downto 4);dp<='0' when"100"=>daout<=hour(3 downto 0);dp<='1' when othe

25、rs=>daout(3 downto 2)<="00" daout(1 downto 0)<=hour(5 downto 4);dp<='0' end case; end process; end fun; 编译过程：仿真图如下：4.6.LED显示译码器模块 LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY deled IS PORT(num:IN std_logic_vector(3 downto 0); led:OU

26、T std_logic_vector(6 downto 0); end deled; ARCHITECTURE fun OF deled IS BEGIN led<="1111110"when num="0000"else "0110000"when num="0001"else "1101101"when num="0010"else "1111001"when num="0011"else "0110011"

27、;when num="0100"else "1011011"when num="0101"else "1011111"when num="0110"else "1110000"when num="0111"else "1111111"when num="1000"else "1111011"when num="1001"else "1110111"when num="1010"else "0011111"when num="1011"else "1001110"when num="1100"else "0111101"when num="1101"else "1001111"when num="1110"else "1000111"when num="1111" END fun;编译过程：仿真图如下：5.仿真结果 下列图是最后仿