第5章存储体系和结构03

1、计算机组成原理计算机组成原理第第5章章5.1 存储系统的组成存储系统的组成5.2 主存储器的组织主存储器的组织5.3 半导体随机存储器和只读存储器半导体随机存储器和只读存储器5.4 主存储器的连接与控制主存储器的连接与控制5.5 提高提高主存读写速度的主存读写速度的技术技术5.6 多体交叉存储技术多体交叉存储技术5.7 高速缓冲存储器高速缓冲存储器5.8 虚拟存储器虚拟存储器计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制5.4.1 主存容量的扩展主存容量的扩展 要组成一个主存，首先要考虑选片的问要组成一个主存，首先要考虑选片的问题，然后就是如何把芯片连接起来的问题

2、。题，然后就是如何把芯片连接起来的问题。根据存储器所要求的容量和选定的存储芯片根据存储器所要求的容量和选定的存储芯片的容量，就可以计算出总的芯片数，即的容量，就可以计算出总的芯片数，即 总容量总容量芯片容量芯片容量总片数总片数计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制1.位扩展位扩展 位扩展指只位扩展指只在位数方向扩展在位数方向扩展（加大字（加大字长），而芯片的字数和存储器的字数是一致长），而芯片的字数和存储器的字数是一致的。位扩展的连接方式是将各存储芯片的地的。位扩展的连接方式是将各存储芯片的地址线、片选线和读址线、片选线和读/写线相应地并联起来，写线相应地

3、并联起来，而将各芯片的数据线单独列出。而将各芯片的数据线单独列出。 如用如用64K1的的SRAM芯片组成芯片组成64K8的存储器，需要的存储器，需要8个芯片。个芯片。 容量容量 地址地址 数据数据 存储器存储器 64K8 16 8 存储芯片存储芯片 64K1 16 1计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制64K8 芯片组 A15A0D7D0_CS_WE_CSA0A15D0D7_WE64K112345678I/OI/OI/OI/OI/OI/OI/OI/O. . .地址总线地址总线数据总线数据总线.计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储

4、器的连接与控制 当当CPU访问该存储器时，其发出的地访问该存储器时，其发出的地址和控制信号同时传给址和控制信号同时传给8个芯片，选中每个个芯片，选中每个芯片的同一单元，其单元的内容被同时读至芯片的同一单元，其单元的内容被同时读至数据总线的相应位，或将数据总线上的内容数据总线的相应位，或将数据总线上的内容分别同时写入相应单元。分别同时写入相应单元。D0D6D7D7 D0CSA15 A0WE64K164K164K1计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制2.字扩展字扩展 字扩展是指字扩展是指仅在字数方向扩展，而位仅在字数方向扩展，而位数不变数不变。字扩展将芯片的

5、地址线、数据线、。字扩展将芯片的地址线、数据线、读读/写线并联，由片选信号来区分各个芯片。写线并联，由片选信号来区分各个芯片。 如用如用16K8的的SRAM组成组成64K8的存的存储器，需要储器，需要4个芯片。个芯片。 容量容量 地址地址 数据数据 存储器存储器 64K8 16 8 存储芯片存储芯片 16K8 14 8计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制16K816K816K816K8_WE_CSD7D0A15A0A13A0A15A14_WE_WE_WE_WED7D0D7D0D7D0A13A0_CS_CS_CS_CSA13A0A13A0译码器_Y3_Y2

6、_Y1_Y0.。A13A0D7D064K8 芯片组 A15A0D7D0_CS_WE计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制D7 D0CS0A13 A0WE16K816K816K816K82:4译码器A14A15CS1CS2CS3计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制 在同一时间内四个芯片中只能有一个在同一时间内四个芯片中只能有一个芯片被选中。四个芯片的地址分配如下：芯片被选中。四个芯片的地址分配如下： 第一片第一片 最低地址最低地址 0000H 最高地址最高地址 3FFFH 第二片第二片 最低地址最低地址 4000H 最

7、高地址最高地址 7FFFH 第三片第三片 最低地址最低地址 8000H 最高地址最高地址 BFFFH 第四片第四片 最低地址最低地址 C000H 最高地址最高地址 FFFFH计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制3.字和位同时扩展字和位同时扩展 当构成一个容量较大的存储器时，往当构成一个容量较大的存储器时，往往需要往需要在字数方向和位数方向上同时扩展在字数方向和位数方向上同时扩展，这将是前两种扩展的组合，实现起来也是这将是前两种扩展的组合，实现起来也是很容易的。很容易的。 如用如用16K4的的SRAM组成组成64K8的存的存储器，需要储器，需要8个芯片。个

8、芯片。 容量容量 地址地址 数据数据 存储器存储器 64K8 16 8 存储芯片存储芯片 16K4 14 4注意计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制2:4译码器D7 D0A13 A0WED7 D4D3D016K416K416K416K416K416K416K416K4CS0A14A15CS1CS2CS3计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制5.4.2 存储芯片的地址分配和片选存储芯片的地址分配和片选 CPU要实现对存储单元的访问，首先要实现对存储单元的访问，首先要选择存储芯片，即进行片选；然后再从要选择存储芯片，即进

9、行片选；然后再从选中的芯片中依地址码选择出相应的存储选中的芯片中依地址码选择出相应的存储单元，以进行数据的存取，这称为字选。单元，以进行数据的存取，这称为字选。片内的字选是由片内的字选是由CPU送出的送出的N条低位地址线条低位地址线完成的，地址线直接接到所有存储芯片的完成的，地址线直接接到所有存储芯片的地址输入端（地址输入端（N由片内存储容量由片内存储容量2N 决定），决定），而片选信号则是通过高位地址得到的。实而片选信号则是通过高位地址得到的。实现片选的方法可分为现片选的方法可分为3种：即线选法、全译种：即线选法、全译码法和部分译码法。码法和部分译码法。计算机组成原理计算机组成原理5.4 主

10、存储器的连接与控制主存储器的连接与控制1.线选法线选法 线选法就是用除片内寻址外的高位地址线选法就是用除片内寻址外的高位地址线直接（或经反相器）分别接至各个存储芯线直接（或经反相器）分别接至各个存储芯片的片选端，当某地址线信息为片的片选端，当某地址线信息为“0”时，就时，就选中与之对应的存储芯片。请注意，这些片选中与之对应的存储芯片。请注意，这些片选地址线每次寻址时只能有一位有效，不允选地址线每次寻址时只能有一位有效，不允许同时有多位有效，这样才能保证每次只选许同时有多位有效，这样才能保证每次只选中一个芯片（或组）。中一个芯片（或组）。芯片芯片 A14A11 A10A0 地址范围地址范围 0#

11、 1 1 1 0 000 7000 111 77FFH 1# 1 1 0 1 000 6800 111 6FFFH计算机组成原理计算机组成原理 2# 1 0 1 1 000 5800 111 5FFFH 3# 0 1 1 1 000 3800 111 3FFFH 线选法的优点是不需要地址译码器，线线选法的优点是不需要地址译码器，线路简单，选择芯片不需要外加逻辑电路，但路简单，选择芯片不需要外加逻辑电路，但仅适用于连接存储芯片较少的场合。同时，仅适用于连接存储芯片较少的场合。同时，线选法不能充分利用系统的存储器空间，且线选法不能充分利用系统的存储器空间，且把地址空间分成了相互隔离的区域，给编程把

12、地址空间分成了相互隔离的区域，给编程带来了一定的困难。带来了一定的困难。5.4 主存储器的连接与控制主存储器的连接与控制计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制2.全译码法全译码法 全译码法将片内寻址外的全部高位地全译码法将片内寻址外的全部高位地址线作为地址译码器的输入，把经译码器址线作为地址译码器的输入，把经译码器译码后的输出作为各芯片的片选信号，将译码后的输出作为各芯片的片选信号，将它们分别接到存储芯片的片选端，以实现它们分别接到存储芯片的片选端，以实现对存储芯片的选择。对存储芯片的选择。 全译码法的优点是每片（或组）芯片全译码法的优点是每片（或组）芯片

13、的地址范围是唯一确定的，而且是连续的，的地址范围是唯一确定的，而且是连续的，也便于扩展，不会产生地址重叠的存储区，也便于扩展，不会产生地址重叠的存储区，但全译码法对译码电路要求较高。但全译码法对译码电路要求较高。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制芯片芯片 A19A13 A12 A11 A10A0 地址范围地址范围 0# 0 0 0 0 000 00000 111 007FFH 1# 0 0 0 1 000 00800 111 00FFFH 2# 0 0 1 0 000 01000 111 017FFH 3# 0 0 1 1 000 01800 111

14、01FFFH计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制3.部分译码部分译码 所谓部分译码即用片内寻址外的高位地所谓部分译码即用片内寻址外的高位地址的一部分来译码产生片选信号。址的一部分来译码产生片选信号。 如用如用4片片2K8的存储芯片组成的存储芯片组成8K8存存储器，需要四个片选信号，因此只要用两位储器，需要四个片选信号，因此只要用两位地址线来译码产生。设地址总线有地址线来译码产生。设地址总线有20位位（A19A0），则寻址），则寻址8K8存储器时，无论存储器时，无论A19 A13 取何值，只要取何值，只要A12 =A11 =0，而均选，而均选中第一片，只要

15、中第一片，只要A12 =0，A11 =1，均选中第二，均选中第二片，片，。也就是说，。也就是说，8K RAM中的任一个中的任一个存储单元，都对应有存储单元，都对应有2(20-13) =27 个地址，这种个地址，这种一个存储单元出现多个地址的现象称地址重一个存储单元出现多个地址的现象称地址重叠。叠。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制 从地址分从地址分布来看，这布来看，这8KB存储器实存储器实际上占用了际上占用了CPU全部的空全部的空间（间（1MB）。）。每片每片2K8的的存储芯片有存储芯片有1/4M=256K的的地址重叠区。地址重叠区。 0000H000

16、00H07FFH007FFH0FFFH00FFFH17FFH017FFH1FFFH01FFFH027FFH0800H1000H1800H00800H01000H01800H02000H0123012301232K2K2K2K2K2K2K2K8K8存储器存储器1M8存储空间存储空间8K8K计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制 令未用到的高位地址全为令未用到的高位地址全为0，这样确，这样确定的存储器地址称为基本地址，本例中定的存储器地址称为基本地址，本例中8K8存储器的基本地址即存储器的基本地址即00000H01FFFH。部分译码法较全译码法简单，。部分译码

17、法较全译码法简单，但存在地址重叠区。但存在地址重叠区。 计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制5.4.3 主存储器和主存储器和CPU的连接的连接1.主存和主存和CPU之间的硬连接之间的硬连接 主存与主存与CPU的硬连接有三组连线：地的硬连接有三组连线：地址总线（址总线（AB）、数据总线（）、数据总线（DB）和控制总）和控制总线（线（CB）。此时，我们把主存看作一个黑）。此时，我们把主存看作一个黑盒子，存储器地址寄存器（盒子，存储器地址寄存器（MAR）和存储）和存储器数据寄存器（器数据寄存器（MDR）是主存和）是主存和CPU之间之间的接口。的接口。MAR可以

18、接受来自程序计数器的可以接受来自程序计数器的指令地址或来自运算器的操作数地址，以指令地址或来自运算器的操作数地址，以确定要访问的单元。确定要访问的单元。MDR是向主存写入数是向主存写入数据或从主存读出数据的缓冲部件。据或从主存读出数据的缓冲部件。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制主存容量主存容量2k字字字长字长 n位位地址总线地址总线数据总线数据总线ReadWriteMFCk位位n位位CPUMDRMAR计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制2.CPU对主存的基本操作对主存的基本操作 CPU与主存的硬连接是两个部件之

19、间与主存的硬连接是两个部件之间联系的物理基础，而两个部件之间还有软联系的物理基础，而两个部件之间还有软连接，即连接，即CPU向主存发出的读或写命令，向主存发出的读或写命令，这才是两个部件之间有效工作的关键。这才是两个部件之间有效工作的关键。 CPU对主存进行读对主存进行读/写操作时，首先写操作时，首先CPU在地址总线上给出地址信号，然后发在地址总线上给出地址信号，然后发出相应的读或写命令，并在数据总线上交出相应的读或写命令，并在数据总线上交换信息。换信息。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制(1)读读 读操作是指从读操作是指从CPU送来的地址所指定的送来

20、的地址所指定的存储单元中取出信息，再送给存储单元中取出信息，再送给CPU，其操作，其操作过程是：过程是： 地址地址MARAB CPU将地址信号送至将地址信号送至地址总线地址总线 Read CPU发读命令发读命令 Wait for MFC 等待存储器工作完成等待存储器工作完成信号信号 (MAR)DBMDR 读出信息经数据总线读出信息经数据总线送至送至CPU计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制主存容量主存容量2k字字字长字长 n位位地址总线地址总线数据总线数据总线ReadWriteMFCk位位n位位CPUMDRMARMARMDR计算机组成原理计算机组成原理5

21、.4 主存储器的连接与控制主存储器的连接与控制(2)写写 写操作是指将要写入的信息存入写操作是指将要写入的信息存入CPU所指定的存储单元中，其操作过程是：所指定的存储单元中，其操作过程是： 地址地址MARAB CPU将地址信号送至地将地址信号送至地址总线址总线 数据数据MDRDB CPU将要写入的数据送将要写入的数据送至数据总线至数据总线 Write CPU发写命令发写命令 Wait for MFC 等待存储器工作完成信等待存储器工作完成信号号 计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制主存容量主存容量2k字字字长字长 n位位地址总线地址总线数据总线数据总线R

22、eadWriteMFCk位位n位位CPUMDRMARMARMDR计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制 由于由于CPU和主存的速度存在着差距，所和主存的速度存在着差距，所以两者之间的速度匹配是很关键的，通常有以两者之间的速度匹配是很关键的，通常有两种匹配方式：同步存储器读取和异步存储两种匹配方式：同步存储器读取和异步存储器读取。上面给出的读器读取。上面给出的读/写基本操作是以异写基本操作是以异步存储器读取来考虑的，步存储器读取来考虑的，CPU和主存间没有和主存间没有统一的时钟，由存储器工作完成信号统一的时钟，由存储器工作完成信号（MFC）通知）通知CPU存

23、储器工作已完成。存储器工作已完成。 对于同步存储器读取，对于同步存储器读取，CPU和主存采用和主存采用统一时钟，因为主存速度较慢，所以统一时钟，因为主存速度较慢，所以CPU与与之配合必须放慢速度。在这种存储器中，不之配合必须放慢速度。在这种存储器中，不需要存储器工作完成信号。需要存储器工作完成信号。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制5.4.4 PC系列微机的存储器接口系列微机的存储器接口 数据总线一次能并行传送的位数，称数据总线一次能并行传送的位数，称为总线的数据通路宽度，常见的有为总线的数据通路宽度，常见的有8位、位、16位、位、32位、位、64位几

24、种。但大多数主存储器常位几种。但大多数主存储器常采取字节编址，每次访存允许读采取字节编址，每次访存允许读/写写8位，以位，以适应对字符类信息的处理。适应对字符类信息的处理。1. 8位存储器接口位存储器接口 如果数据总线为如果数据总线为8位（如微机系统中的位（如微机系统中的PC总线），而主存按字节编址，则匹配关总线），而主存按字节编址，则匹配关系比较简单。一个总线周期中读系比较简单。一个总线周期中读/写写8位。位。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制2. 16位存储器接口位存储器接口 对于对于16位的微处理器位的微处理器8086（或（或80286），），在

25、一个总线周期内可读在一个总线周期内可读/写两个字节，即先写两个字节，即先送出偶地址，然后同时读送出偶地址，然后同时读/写这个偶地址单写这个偶地址单元和随后的奇地址单元，用低元和随后的奇地址单元，用低8位数据总线位数据总线传送偶地址单元的数据，用高传送偶地址单元的数据，用高8位数据总线位数据总线传送奇地址单元的数据，这样读传送奇地址单元的数据，这样读/写的字写的字（16位）被称为规则字。如果读位）被称为规则字。如果读/写的是非写的是非规则字，即是从奇地址开始的字，这时需规则字，即是从奇地址开始的字，这时需要安排两个总线周期才能实现。要安排两个总线周期才能实现。计算机组成原理计算机组成原理5.4

26、主存储器的连接与控制主存储器的连接与控制 为了实现这样的传送，需要将存储器分为了实现这样的传送，需要将存储器分为两个存储体，一个存储体的地址均为偶数，为两个存储体，一个存储体的地址均为偶数，称为偶地址（低字节）存储体，它与低称为偶地址（低字节）存储体，它与低8位位数据线相连；另一个存储体的地址均为奇数，数据线相连；另一个存储体的地址均为奇数，称为奇地址（高字节）存储体，与高称为奇地址（高字节）存储体，与高8位数位数据线相连。据线相连。8086和主存之间可以传送一个字和主存之间可以传送一个字节（节（8位）数据，也可以传送一个字（位）数据，也可以传送一个字（16位）位）数据。任何两个连续的字节都可

27、以作为一个数据。任何两个连续的字节都可以作为一个字来访问，地址值较低的字节是低位有效字字来访问，地址值较低的字节是低位有效字节，地址值较高的字节是高位有效字节。节，地址值较高的字节是高位有效字节。 8086微处理器的地址线微处理器的地址线A19 A1同时送同时送至两个存储体，至两个存储体，BHE（高位存储体）和最低（高位存储体）和最低位地址线位地址线A0用来选择一个或两个存储体进行用来选择一个或两个存储体进行数据传送。数据传送。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制奇存储体奇存储体 512KB偶存储体偶存储体 512KB00000H00002H00004H

28、FFFFEHFFFFFH00001H00003H00005HA19A1A0D15D8D7D0_BHE。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制 8086微处理器的地址线微处理器的地址线A19A1同时送同时送至两个存储体，至两个存储体，BHE（高位存储体）和最低（高位存储体）和最低位地址线位地址线A0用来选择一个或两个存储体进行用来选择一个或两个存储体进行数据传送。数据传送。BHE A0 特征特征 0 0 全字（规则字）传送全字（规则字）传送 0 1 在数据总线高在数据总线高8位上进行字节传送位上进行字节传送 1 0 在数据总线低在数据总线低8位上进行字节传送

29、位上进行字节传送 1 1 备用备用计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制3.32位存储器接口位存储器接口 32位微处理器的存储器系统由位微处理器的存储器系统由4个存储体个存储体组成，每个存储体的存储空间为组成，每个存储体的存储空间为1GB，存储，存储体选择通过选择信号体选择通过选择信号BE3 、BE2 、BE1 和和BE0 实现。如果要传送一个实现。如果要传送一个32位数，那么位数，那么4个个存储体都被选中；若要传送一个存储体都被选中；若要传送一个16位数，则位数，则有有2个存储体（通常是个存储体（通常是BE3 和和BE2 或者或者BE1 和和BE0 ）被

30、选中；若传送的是）被选中；若传送的是8位数，只有一位数，只有一个存储体被选中。个存储体被选中。计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制存储体存储体300000000H00000003H00000002H00000001HFFFFFFFFHFFFFFFFEHFFFFFFFDHFFFFFFFCH_BE0_BE1_BE2_BE3D15 D8D23D16D31 D24存储体存储体2存储体存储体1存储体存储体0D7 D0计算机组成原理计算机组成原理5.4 主存储器的连接与控制主存储器的连接与控制4.64位存储器接口位存储器接口 64位微处理器的存储器系统由位微处理器的

31、存储器系统由8个存个存储体组成，每个存储体的存储空间为储体组成，每个存储体的存储空间为512MB（Pentium）或）或8GB（Pentium Pro)，存储体选择通过选择信号存储体选择通过选择信号BE7 BE0 实现。实现。如果要传送一个如果要传送一个64位数，那么位数，那么8个存储体都个存储体都被选中；如果要传送一个被选中；如果要传送一个32位数，那么位数，那么4个个存储体都被选中；若要传送一个存储体都被选中；若要传送一个16位数，位数，则有则有2个存储体被选中；若传送的是个存储体被选中；若传送的是8位数，位数，只有一个存储体被选中。只有一个存储体被选中。计算机组成原理计算机组成原理5.4

32、 主存储器的连接与控制主存储器的连接与控制pentium64位存储器32位存储器16位存储器8位存储器字节选择逻辑.A31A3_ _BE7BE0_ _A2,BE3BE0_ _BHE, BLE,A2,A1A2,A1,A0.计算机组成原理计算机组成原理 CPU与存储器的连接时应注意的问题与存储器的连接时应注意的问题1CPU总线的带负载能力2 CPU的时序与存储器的存取速度之间的配合3存储器的组织、地址分配与片选问题计算机组成原理计算机组成原理第第5章章5.1 存储系统的组成存储系统的组成5.2 主存储器的组织主存储器的组织5.3 半导体随机存储器和只读存储器半导体随机存储器和只读存储器5.4 主存

33、储器的连接与控制主存储器的连接与控制5.5 提高提高主存读写速度的主存读写速度的技术技术5.6 多体交叉存储技术多体交叉存储技术5.7 高速缓冲存储器高速缓冲存储器5.8 虚拟存储器虚拟存储器计算机组成原理计算机组成原理5.5 提高主存读写速度的技术提高主存读写速度的技术5.5.1主存与主存与CPU速度的匹配速度的匹配 过去，主存的速度通常以纳秒（过去，主存的速度通常以纳秒（ns）表）表示，而示，而CPU速度总是被表示为兆赫兹（速度总是被表示为兆赫兹（MHz），最近一些更快更新的主存也用），最近一些更快更新的主存也用MHz来表来表示速度。示速度。 主存总线的速度与主存总线的速度与CPU总线速度

34、相等，总线速度相等，那么主存的性能将是最优的。然而通常主存那么主存的性能将是最优的。然而通常主存的速度落后于的速度落后于CPU的速度，两者之间存在着的速度，两者之间存在着很大的差距，这就是为什么需要高速缓冲存很大的差距，这就是为什么需要高速缓冲存储器（储器（Cache）的原因。）的原因。计算机组成原理计算机组成原理5.5 提高主存读写速度的技术提高主存读写速度的技术5.5.2 内存的发展内存的发展FPM DRAMEDO DRAMSDRAMDDR SDRAMDDR2、DDR3 和和DDR4 SDRAMRambus DRAM计算机组成原理计算机组成原理5.5 提高主存读写速度的技术提高主存读写速度

35、的技术5.5.3 多通道内存技术多通道内存技术1. 双通道内存技术双通道内存技术 双通道内存技术，就是在北桥芯片组里制双通道内存技术，就是在北桥芯片组里制作两个内存控制器，这两个内存控制器是可以作两个内存控制器，这两个内存控制器是可以相互独立工作的。在这两个内存通道上，相互独立工作的。在这两个内存通道上，CPU可以分别寻址、读取数据，从而可以使内存的可以分别寻址、读取数据，从而可以使内存的带宽增加一倍，理论上数据存取速度也相应增带宽增加一倍，理论上数据存取速度也相应增加一倍。加一倍。计算机组成原理计算机组成原理5.5 提高主存读写速度的技术提高主存读写速度的技术2. 三通道内存技术三通道内存技

36、术 Core i7处理器处理器抛弃了前端抛弃了前端总线总线而采用而采用QPI总总线，同时将线，同时将内存控制器内存控制器从北桥中成功转移到从北桥中成功转移到CPU中，内存与处理器之间采用中，内存与处理器之间采用点对点点对点连接设连接设计，计，内存内存里的数据可由内存总线直接传送给里的数据可由内存总线直接传送给处处理器理器，使得内存读取延迟大幅减少。，使得内存读取延迟大幅减少。 三通道将内存三通道将内存总线位宽总线位宽扩大到了扩大到了643=192位，同时采用位，同时采用DDR3 1333内存，因此其内存内存，因此其内存总线总线带宽带宽达到了达到了1333MHz1928 =32GB/s，内存内存

37、带宽带宽得到巨大的提升。三通道内存的理论性能得到巨大的提升。三通道内存的理论性能也能比同频率也能比同频率双通道双通道内存提升内存提升50%以上。以上。计算机组成原理计算机组成原理第第5章章5.1 存储系统的组成存储系统的组成5.2 主存储器的组织主存储器的组织5.3 半导体随机存储器和只读存储器半导体随机存储器和只读存储器5.4 主存储器的连接与控制主存储器的连接与控制5.5 提高提高主存读写速度的主存读写速度的技术技术5.6 多体交叉存储技术多体交叉存储技术5.7 高速缓冲存储器高速缓冲存储器5.8 虚拟存储器虚拟存储器计算机组成原理计算机组成原理5.6 多体交叉存储技术多体交叉存储技术5.

38、6.1并行访问存储器并行访问存储器 在高速的计算机中，普遍采用并行主存在高速的计算机中，普遍采用并行主存系统，即在一个存取周期内可以并行读出多系统，即在一个存取周期内可以并行读出多个字，依靠整体信息吞吐率的提高，以解决个字，依靠整体信息吞吐率的提高，以解决CPU与主存之间的速度匹配问题。与主存之间的速度匹配问题。 多个并行工作的存储器共有一套地址寄多个并行工作的存储器共有一套地址寄存器和译码电路，按同一地址并行地访问各存器和译码电路，按同一地址并行地访问各自的对应单元。自的对应单元。计算机组成原理计算机组成原理并行存储器并行存储器计算机组成原理计算机组成原理双端口存储器双端口存储器 问题的提出

39、：问题的提出： 常规存储器是单端口存储器，每次只接收一个常规存储器是单端口存储器，每次只接收一个地址，访问一个存储单元，从中读取或存入一个字地址，访问一个存储单元，从中读取或存入一个字节或一个字。在执行双操作数指令时，就需要分两节或一个字。在执行双操作数指令时，就需要分两次读取操作数，工作速度较低。在高速系统中，主次读取操作数，工作速度较低。在高速系统中，主存储器是信息交换的中心，一方面存储器是信息交换的中心，一方面CPU 频繁地与主频繁地与主存交换信息，从中读取指令、存取数据，另一方面存交换信息，从中读取指令、存取数据，另一方面外设也需较频繁地与主存交换信息。而单端口存储外设也需较频繁地与主存交换信息。而单端口存储器