第7章组合逻辑电路

1、2022-3-181 2022-3-182数字电路分类：组合逻辑电路和时序逻辑电路。组合逻辑电路: 任意时刻的输出仅仅取决于当时的输入信号，而与电路原来的状态无关。 本章内容提要小规模集成电路(SSI)构成组合逻辑电路的一般分析方法和设计方法。常用组合逻辑电路的基本工作原理及常用中规模集成（MSI）组合逻辑电路的逻辑功能、使用方法和应用举例。2022-3-1832022-3-1841. 分析的主要步骤如下： (1)由逻辑图写表达式； (2)化简表达式； (3)列真值表； (4)描述逻辑功能。小规模集成电路是指每片在十个门以下的集成芯片。所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路

2、的逻辑功能。2022-3-185例7-1 试分析图3-1所示电路的逻辑功能。解：第一步：由逻辑图可以写输出F的逻辑表达式为： 图7-1 例7-1逻辑电路图BCACABF2022-3-186 第二步：可变换为 F = AB+AC+BC 第三步：列出真值表如表3-1所示。F表3-1 例3-1真值表 第四步：确定电路的逻辑功能。 由真值表可知，三个变量输入，只有两个及两个以上变量取值为1时，输出才为1。可见电路可实现多数表决逻辑功能。BCACABF2022-3-187仿真仿真 2022-3-188解：为了方便写表达式，在图中标注中间变量，比如F1、F2和F3。SBABABABABAABBABAABB

3、ABABFAFFF)(1132ABABFC12022-3-189表7-2 例7-2真值表该电路实现两个一位二进制数相加的功能。S是它们的和，C是向高位的进位。由于这一加法器电路没有考虑低位的进位，所以称该电路为半加器。根据S和C的表达式，将原电路图改画成图7-2（b）所示的逻辑图。图7-2（b）逻辑图2022-3-1810.组合逻辑电路的设计步骤： (1)分析设计要求，设置输入输出变量并逻辑赋值； (2)列真值表； (3)写出逻辑表达式； (4)化简并转换成所需形式； (5)画逻辑电路图。与分析过程相反，组合逻辑电路的设计是根据给定的实际逻辑问题，求出实现其逻辑功能的最简单的逻辑电路。2022

4、-3-18112. 组合逻辑电路设计方法举例。 例7-3 一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当其中有两种或两种以上类型的探测器发出火灾检测信号时，报警系统产生报警控制信号。设计一个产生报警控制信号的电路。解：(1)分析设计要求，设输入输出变量并逻辑赋值； 输入变量：烟感A 、温感B，紫外线光感C； 输出变量：报警控制信号Y。 逻辑赋值：用1表示肯定，用0表示否定。2022-3-1812 (2)列真值表； 把逻辑关系转换成数字表示形式； 表7-2 例7-3真值表 (3) 由真值表写逻辑表达式；（4）化简得最简式： 转换为与非-与非式：BCACABF

5、2022-3-1813 (5) 画逻辑电路图： 用与非门实现，其逻辑图与例7-1相同。2022-3-1814逻辑抽象逻辑抽象电路功电路功能描述能描述：用与非门设计一个举重裁判表决电路。设举用与非门设计一个举重裁判表决电路。设举重比赛有重比赛有3个裁判，一个主裁判和两个副裁判。杠铃个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量设主裁

6、判为变量A，副裁判分别为，副裁判分别为B和和C；表示；表示成功与否的灯为成功与否的灯为Y，根据逻辑要求列出真值表。，根据逻辑要求列出真值表。 1 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 2 列真值表列真值表2022-3-1815ABACY& 3 逻辑表达式逻辑表达式最简与非最简与非与非式与非式化简 4 5 逻辑电逻辑电路图路图 3 化简 4 Y= AB +AC 5 ACABYABCCABCBAY2022-3-18167.3 加法器和奇偶校验器加法器和奇偶校验器2022-3-18177.3.1 加法

7、器加法器2022-3-18181、半加器、半加器一、一、 半加器和全加器半加器和全加器 二进制数码相加，如果只考虑本位的两个数相加和向高位的进位而不计及低进位时，这种运算称为半加运算，完成此功能的部件称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数本位的和向高位的进位2022-3-18192、全加器、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为 全加器。Ai Bi Ci

8、-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。2022-3-1820iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的逻辑图和逻辑符号

9、全加器的逻辑图和逻辑符号=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS2022-3-182111iiiiiiiCBCABAC 用与门和或门实现用与门和或门实现1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci 1 1 1 Ai Bi Ci-1 & & &

10、 & & & & 2022-3-1822 用与或非门实现用与或非门实现 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACC2022-3-1823CiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiii

11、iCBACBACBACBAS11iiiiiiiCBCABAC2022-3-1824实现多位二进制数相加的电路称为加法器。1、四位串行进位加法器、四位串行进位加法器二、加法器二、加法器：把4位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。2022-3-18252、4位并行进位加法器（超前进位加法器）位并行进位加法器（超前进位加法器） iiiBAG iiiBAP进位生成项进位生成项进位传递条件进位

12、传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式2022-3-1826S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=

13、1=1=1=1&=1&2022-3-1827 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S1

14、5S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的级连加法器的级连集成二进制集成二进制4位位超前进位加法器超前进位加法器2022-3-1828三、三、 加法器的应用加法器的应用1、8421 BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数

15、/减数加减控制BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B+1运算。运算。2022-3-1829本节小结 能对两个能对两个1位二进制数进行相加而求得和及进位的逻位二进制数进行相加而求得和及进位的逻辑电路称为半加器。辑电路称为半加器。 能对两个能对两个1位二进制数进行相加并考虑低位来的进位，位二进制数进行相加并考虑低位来的进位，即相当于即相当于3 3个个1位二进制数的相加，求得和及进位的逻辑电位二进制数的相加，求得和及进位的逻辑电路

16、称为全加器。路称为全加器。 实现多位二进制数相加的电路称为加法器。按照进位实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。位加法器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。计代码转换电路、二进制减法器和十进制加法器等。2022-3-18307.4 编码

17、器和译码器编码器和译码器2022-3-18317.4.1 编码器编码器2022-3-1832一、一、 普通编码器普通编码器1、3位二进制编码器位二进制编码器真真值值表表输入输入8个互斥的信号个互斥的信号输出输出3位二进制代码位二进制代码2022-3-1833753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门构成(b) 由与非门构成111&逻逻辑辑表表达达式式逻辑图逻辑图2022-3-1834二、优先编码器二、

18、优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表1、3位二进制优先编码器位二进制优先编码器2022-3-1835124634656712345673456756770245345672345673456767714

19、56745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式2022-3-1836逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先编编码码器器 如果要求输出、输入均为反变量，则只要在图中如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。的每一个输出端和输入端都加上反相器就可以了。2022-3-18372、集成、集成3位二进制优先编码器位二进制优先编码器VCC Y

20、S YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。

21、集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS1482022-3-1838输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS

22、148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效2022-3-1839集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从015 II递降2022-3-1840本节小结本节小结 用二进制代码表示特定对象的过程称为编用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。码；实现编码操作的电路称为编码器。 编码器分二进制编码器和十进制编码器，编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相各种译码

23、器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器同。集成二进制编码器和集成十进制编码器均采用优先编码方案。均采用优先编码方案。2022-3-18417.4.2 译码器译码器2022-3-1842译码： 编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。 译码器： 实现译码功能的电路。常用的译码器有二进制译码器、二-十进制译码器和显示译码器等。二进制代码原来信息编码对象编码译码2022-3-1843 三位二进制译码器的方框图输入：二进制代码（N位），输出：2N个，每个输出仅包含一个最小项。输入是三位二进制代码、有八种状态，八个输出端分别对应其中一种输入状态。因此，又把三位

24、二进制译码器称为3线8线译码器。1 1、3 3线线/8/8线译码器线译码器2022-3-1844A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号2022-3-184501270126

25、012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列3 线-8 线译码器2022-3-18462、集成74LS138的逻辑功能内部电路图负逻辑与门译码输入端 S为控制端（又称使能端） S=1 译码工作 S=0 禁止译码， 输出全1 1 321SSSS输出端)7, 2 , 1 , 0(imSYii为便于理解功能而分析内部电路2022-3-1847 74LS138的功能表译中为0

26、高电平有效低电平有效禁止译码译码工作2022-3-1848 74LS138的逻辑符号低电平有效输出三位二进制代码使能端2022-3-184974LS138的逻辑功能 三个译码输入端（又称地址输入端）A2、A1、A0，八个译码输出端 ，以及三个控制端（又称使能端） 、 、 。 、 ， 是译码器的控制输入端，当 = 1、 + = 0 (即 = 1, 和 均为0)时，GS输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。S1S2S1S2S3S1S2S3S1S3S2Y0Y7S3321SSSS2022-3-1850 当译码器处于工作状态时，每输入一个二进制代码将使对应的一

27、个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被“译中”。 74LS138输出端被“译中”时为低电平，所以其逻辑符号中每个输出端 上方均有“”符号。 Y0Y7)7, 2 , 1 , 0(imSYii2022-3-18513、级联扩展级联扩展(利用使能端实现利用使能端实现) 图3-9 用两片74LS138译码器构成4线16线译码器A3 =0时，片工作，片禁止 A3 =1时，片禁止，片工作扩展位控制使能端2022-3-1852二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。

28、由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。二、二、 二二- -十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。2022-3-1853A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0

29、 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表2022-3-185401239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&

30、逻辑表达式逻辑表达式逻辑图逻辑图采用完全译码方案2022-3-1855 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&将与门换成与非门，则输出为将与门换成与非门，则输出为反变量，即为低电平有效反变量，即为低电平有效。2022-3-1856、集成、集成8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4

31、 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引脚排列图(b) 逻辑功能示意图 输出为反变量，即为低电平有效，并且采用完全译码方案。2022-3-1857表3-7 二-十进制译码器74LS42的功能表译中为0拒绝伪码2022-3-18587653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii三、三、 译码器的应用译码器的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数 & & Ai Bi Ci-1 1

32、Si Ci A2 Y0 A1 Y1 A0 Y2 Y3 Y4 STA Y5 STB Y6 STC Y7 74LS138 画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。2022-3-18592、用二进制译码器实现码制变换、用二进制译码器实现码制变换Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码8421码码2022-3-1860Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y

33、8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码余余3码码2022-3-1861Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十进进制制码码2421码码2022-3-186210 0 0 0 0 0 0 0 1 0 0 1小数点0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A03、数码显示电路的动态灭零、数码显示电

34、路的动态灭零整数部分：高位的RBOBI /与低位的RBI相连小数部分：低位的RBOBI /与高位的RBI相连2022-3-1863在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果，另一方面用于监视数字系统的工作情况。数字显示电路是数字设备不可缺少的部分。数字显示电路通常由显示译码器、驱动器和显示器等部分组成，如图3-12所示。 2022-3-1864图3-12 数字显示电路的组成方框图 1. 数字显示器件 数字显示器件是用来显示数字、文字或者符号的器件，常见的有辉光数码管、荧光数码管、液晶显示器、发光二极管数码管、场致发光数字板、等离子体显示板

35、等等。本书主要讨论发光二极管数码管。 2022-3-1865 （1）发光二极管（LED）及其驱动方式 LED具有许多优点，它不仅有工作电压低(1.53V)、体积小、寿命长、可靠性高等优点，而且响应速度快(100ns)、亮度比较高。一般LED的工作电流选在510mA，但不允许超过最大值（通常为50mA）。 LED可以直接由门电路驱动。 2022-3-1866 图（a）是输出为低电平时，LED发光，称为低电平驱动； 图（b）是输出为高电平时，LED发光，称为高电平驱动；采用高电平驱动方式的TTL门最好选用OC门。 图3-13 门电路驱动LED(a) 低电平驱动 (b) 高电平驱动mAVVFDIVV

36、R10255R为限流电阻2022-3-1867图3-14 七段显示LED数码管(a) 外形图 (b) 共阴型 (c) 共阳型 (2) LED数码管LED数码管又称为半导体数码管，它是由多个LED按分段式封装制成的。LED数码管有两种形式：共阴型和共阳型。公共阴极公共阳极高电平驱动低电平驱动2022-3-18682022-3-1869b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极2022-3-18702、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表2022-3-1871 A3A2A1A00001111000101010

37、1111111010021_2023AAAAAAAaa的卡诺图的卡诺图2022-3-1872 A3A2A1A000011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc2022-3-1873 A3A2A1A000011110001010101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe2022-3-1874 A3A2A1A00

38、0011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg2022-3-1875逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa2022-3-1876逻辑图逻辑图a b c d e f g A3 A2 A1 A01111&2022-3-18772、集成显示译码器、集成显示译码器7

39、4LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列图引脚排列图2022-3-1878输 入输 出功 能 或十 进 制 数LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (灭 灯 )LT (试 灯 )RBI (动 态 灭 零 ) 0 1 0 0 0 0 00(输 入 )100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1

40、1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0

41、 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表2022-3-1879由真值表可以看出，为了增强器件的功能，在 74LS48 中还设置了一些辅助端。这些辅助端的功能如下：（1）试灯输入端LT：低电平有效。当LT0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。（2）动态灭零输入端RBI：低电平有效。当LT1、RBI0、且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0。如数据0034.50 可显示为 34

42、.5。（3）灭灯输入/动态灭零输出端RBOBI /：这是一个特殊的端钮，有时用作输入，有时用作输出。当RBOBI /作为输入使用，且RBOBI /0 时，数码管七段全灭，与译码输入无关。当RBOBI /作为输出使用时，受控于LT和RBI：当LT1 且RBI0 时，RBOBI /0；其它情况下RBOBI /1。本端钮主要用于显示多位数字时，多个译码器之间的连接。辅助端功能辅助端功能2022-3-1880本节小结本节小结 状态的特定含义翻译出来的过程称为译码，状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换

43、为另一种代码的电路。就是把一种代码转换为另一种代码的电路。 译码器分二进制译码器、十进制译码器及字译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设符显示译码器，各种译码器的工作原理类似，设计方法也相同。计方法也相同。 二进制译码器能产生输入变量的全部最小项，二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用何组合逻辑函数。此外，用4 4线线-16-16线译码器还可线译码器还可实现实现

44、BCDBCD码到十进制码的变换。码到十进制码的变换。2022-3-18817.5 数据选择器和数据分配器数据选择器和数据分配器2022-3-18827.5.1 数据选择器数据选择器2022-3-1883一、一、 4选选1数据选择器数据选择器输 入 D A1 A0输 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据由地址码决定从路输入中选择哪路输出。2022-3-1884逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y202

45、2-3-1885二、二、 集成数据选择器集成数据选择器 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成双集成双4选选1数据选择器数据选择器74LS153输 入输 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。

46、2022-3-1886集成集成8选选1数数据选择器据选择器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 时S1 时，选择器被禁止，无论地址码是什么，Y 总是等于 02022-3-1887输 入输 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4

47、 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表2022-3-1888 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1数据选择器的扩展数据选择器的扩展A30 时，1S0、2S1，片(2)禁止、片(1)工作A31时，1S1、2S0，片(1)禁止、片(2)工作2022-3-1889三、三、 用数据选择器实现逻辑函数用数据选

48、择器实现逻辑函数基本原理基本原理数据选择器的主要特点：120niiimDY（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。2022-3-1890基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 ABCBACBALn个地址变量的数据选择器，可实现m(mn)个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS1

49、53 2 74LS153有两个地址变量。1用具有用具有n个地址输入端的数据选择器实现个地址输入端的数据选择器实现m变量的逻辑函数变量的逻辑函数(mn)2022-3-1891求求Di 3 （1）公式法）公式法函数的标准与或表达式：103210mmCmCmABCBACBAL4选1数据选择器输出信号的表达式：33221100DmDmDmDmY比较L和Y，得：103210DDCDCD、 3 2022-3-1892画连线图画连线图 4 C C 0 1 A B 0Y74LS153D0 D1 D2 D3 A1 A0 ST L21 4 2022-3-1893(2) 降维图法降维图法概念：卡诺图的变量数称为该图

50、的概念：卡诺图的变量数称为该图的维数维数。如果把某些变量也作为卡诺图小方格内的值，将减小卡诺如果把某些变量也作为卡诺图小方格内的值，将减小卡诺图的维数，这种卡诺图称为图的维数，这种卡诺图称为降维卡诺图降维卡诺图。作为降维图小方格中值的那些变量称为作为降维图小方格中值的那些变量称为记图变量记图变量。降维的方法：降维的方法：设记图变量为设记图变量为x，对于原卡诺图（或降维图）中，当，对于原卡诺图（或降维图）中，当x=0时，时，原图单元值为原图单元值为F，x=1时，原图单元值为时，原图单元值为G，则在新的降维图中，则在新的降维图中对应的降维图单元中填入子函数对应的降维图单元中填入子函数xF+xG。其

51、中。其中F和和G可以是可以是0、1、某一变量，也可以是某一函数。某一变量，也可以是某一函数。2022-3-1894图4-2-18 降维图示例00000011000111100001CDAB01100111111000DD011D0001111001ABC(a) F函数的卡诺图函数的卡诺图(b) 3变量降维图变量降维图0CD+CDCC+D0101AB(c) 2变量降维图变量降维图通过降维以后，相当于减少了逻辑函数的变量数目。当降通过降维以后，相当于减少了逻辑函数的变量数目。当降维卡诺图的维数与数据选择器的地址输入端数目相等时，即可维卡诺图的维数与数据选择器的地址输入端数目相等时，即可按照按照用具

52、有用具有n个地址输入端的数据选择器实现个地址输入端的数据选择器实现n变量逻辑函数变量逻辑函数的的方法来实现方法来实现m变量的逻辑函数。变量的逻辑函数。2022-3-1895例例4- -7用用8选选1数据选择器实现函数数据选择器实现函数 F(A,B,C,D) = m(1,5,6,7,9,11,12,13,14) 8选选1数据选择器只有数据选择器只有3个地址输入端，而将要实现的是个地址输入端，而将要实现的是4变变量的逻辑函数，所以需要将量的逻辑函数，所以需要将4变量卡诺图降维变成变量卡诺图降维变成3变量降维卡变量降维卡诺图。这里选择诺图。这里选择D为记图变量。为记图变量。解第一步：将解第一步：将4

53、变量卡诺图降维变成变量卡诺图降维变成3变量降维卡诺图。变量降维卡诺图。00101111000111100001CDAB010101101110DD1D01DD0001111001ABC(a) 卡诺图卡诺图(b) 降维图降维图图4-2-19 例4-7的降维图2022-3-18960 1 2 3 4 5 6 7G07MUXYA0ENCBAF1D注意：注意：可以选择不同的变量作为记图变量，不同的选择方可以选择不同的变量作为记图变量，不同的选择方案会有不同的结果。要得到最佳方案，必须对原始卡诺图进行案会有不同的结果。要得到最佳方案，必须对原始卡诺图进行仔细分析，以选择子函数最少或最简单的方案。仔细分析

54、，以选择子函数最少或最简单的方案。第二步：画逻辑图，确定数据输入端记图变量及二值电平。第二步：画逻辑图，确定数据输入端记图变量及二值电平。 .1图4-2-20 用8选1MUX实现例4-7A1A2ST2022-3-1897用具有用具有n个地址输入端的数据选择器实现个地址输入端的数据选择器实现n变量的逻辑变量的逻辑函数函数对于数据选择器，输出与输入信号之间存在如下关系：对于数据选择器，输出与输入信号之间存在如下关系：的最小项。的最小项。为数据选择端逻辑变量为数据选择端逻辑变量，其中，其中iiiimmDYn 120D0D2D6D4D1D3D7D50001111001A2A1A0例如例如8选选1数据选

55、择器可以用卡数据选择器可以用卡诺图的形式来表示，如图诺图的形式来表示，如图4- -2- -13所所示。示。图4-2-13 8选1数据选择器卡诺图以上说明：以上说明：只要将作出逻辑函数的卡诺图，将输入变量加到只要将作出逻辑函数的卡诺图，将输入变量加到8选选1数据数据选择器地址端，在数据输入端按卡诺图中最小项方格中的值相选择器地址端，在数据输入端按卡诺图中最小项方格中的值相连，就可以实现任意输入变量的组合逻辑函数。连，就可以实现任意输入变量的组合逻辑函数。2022-3-1898例例4-5用用8选选1数据选择器实现函数数据选择器实现函数解解第一步：作卡诺图。第一步：作卡诺图。CBCABAF 011111010001111001ABC图4-2-14 例4-5卡诺图第二步：画接线图。第二步：画接线图。注意：将函数输入变量注意：将函数输入变量A、B、C作为数据选择器的地址时，作为数据选择器的地址时，应当保持变量顺序与地址端高应当保持变量顺序与地址端高低位的对应关系。例如变量低位的对应关系。例如变量A接地址接地址A2端、端、B接地址接地址A1端、端、