基于VHDL的八位全加器

1、EDA技术课程大作业 设计题目： 基于VHDL的八位全加器 院 系： 电子信息与电气工程学院 学生姓名： 学 号： 200902070033 专业班级： 09电子信息专升本 2010 年 12 月 5日5基于VHDL的八位全加器1. 设计背景和设计方案1.1设计背景全加器是数字电路中一种典型的集成电路功能元件,它在有关数值运算的系统中得到广泛的应用。就产品而言,对于各集成电路族,均有现成的双全加器、四位全加器，可供使用,从而为使用全加器的逻辑设计提供了物质基础。它是一种由被加数、加数和来自低位的进位数三者相加的运算器，基本功能是实现二进制加法。进位传送速度快，主要用于高速数字计算机、数据处理及

2、控制系统。与其它专用的中规模集成电路不同, 它同时具有多种重要的特性和功能，具有多种用途的潜力。1.2设计方案多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本文中的8 位加法器采用两个4位二进制并行加法器级联而成。 2. 方案实施2.1 并行四位

3、全加器2.1.1 源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 is port(c8: in std_logic; a8: in std_logic_vector(7 downto 0); b8: in std_logic_vector(7 downto 0); s8: out std_logic_vector(7 downto 0); co8:out std_logic);end entity adder8;architecture art of adder

4、8 is component adder4 is port(c: in std_logic; a: in std_logic_vector(3 downto 0); b: in std_logic_vector(3 downto 0); s: out std_logic_vector(3 downto 0); co: out std_logic); end component adder4; signal sc: std_logic;begin u1: adder4 port map(c8,a8(3 downto 0),b8(3 downto 0),s8(3 downto 0),sc); u2

5、: adder4 port map(sc,a8(7 downto 4),b8(7 downto 4),s8(7 downto 4),co8);end architecture art;2.1.2 波形仿真图 高位运算必须要等低位进位来到后才能进行，并行四位全加器可以胜任高速运算。2.2利用元件例化生成八位并行全加器2.2.1   源程序 library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8 is  port(c8: in std_log

6、ic;       a8: in std_logic_vector(7 downto 0);       b8: in std_logic_vector(7 downto 0);       s8: out std_logic_vector(7 downto 0);       co8: out std_logic);end entity adder8;architecture art of adder8 is   

7、component adder4 is     port(c: in std_logic;       a: in std_logic_vector(3 downto 0);       b: in std_logic_vector(3 downto 0);       s: out std_logic_vector(3 downto 0);       co: out std_logic);&#

8、160;  end component adder4;   signal sc: std_logic;begin  u1: adder4 port map(c8,a8(3 downto 0),b8(3 downto 0),s8(3 downto 0),sc);  u2: adder4 port map(sc,a8(7 downto 4),b8(7 downto 4),s8(7 downto 4),co8);end architecture art;2.2.2波形仿真图 通过仿真结果看，输出带有部分毛刺，放大时序图，可见毛刺部分会出现一个暂时的数据，引起该变化的原因是输入数据没有同时变化造成。加入一个锁存器，毛刺应该能