静态CMOS逻辑动态CMOS逻辑时序逻辑

1、2004.9VLSIl静态CMOS逻辑CMOS、NMOS标准结构伪nMOS逻辑级联电压开关逻辑(CVSL)CMOS传输门逻辑l动态CMOS逻辑钟控CMOS逻辑（C2MOS）预充电放电逻辑（动态CMOS）多米诺逻辑2004.9VLSI 前面讨论过的许多电路都是实现组合逻辑的。在组合逻辑中，输出仅仅是当前各输入的函数。对一个大型数字系统来讲，组合逻辑是必要的，它负责数据加工。然而，一个复杂的数据处理需要一系列操作，而每一步操作的内容和要求往往需要根据以前各个操作的结果。显然，对于一个时序的数字处理系统，其输出是与输入的历史有关的。2004.9VLSI时序电路是由记忆元件与组合逻辑组成的。在MOS电

2、路中，有两类记忆元件:静态记忆元件利用反馈动态记忆元件利用电容2004.9VLSI它是由逻辑门反馈组成的。如图是用NOR门交叉耦合而构成的RS-Latch。其特性方程式为联立方程式：QSQQRQR S00保持011 0100 1110 0QQLatch（锁存器）：能够接受和维持一位二进制的部件。2004.9VLSIR S001 1011 0100 111保持QQ以NAND为基础的RS-LatchRQQQSQ2004.9VLSI 在NOR式的RS-Latch中，R=0，S=0是不起作用的，R=1，S=1是禁止的。 但在NAND式的RS-Latch中，R=0，S=0是禁止的，R=1，S=1是不起作

3、用的。 注意到这些差别后，我们就可以灵活地使用这两种RS-Latch。比较： 在NOR式RS-Latch中，Q=1是由S=1来置位的；Q=0是由R=1来复位的。 但在NAND式RS-Latch中，Q=1是由S=0来置位的；Q=0是由R=0来置位的。2004.9VLSIu除了静态记忆元件外，MOS工艺又提供了动态记忆元件，这是双极型工艺所没有的。u静态记忆系统中，只要电源是接通的，静态记忆元件就会记住已有的状态。在动态记忆系统中，动态记忆元件只能记住一段时间，大约1 2ms，过后就不保证了。为了要长期记住已有的状态，就需要不断地刷新。u最基本的MOS动态记 忆元件为一只开关加一 只电容器。如图所

4、示。u静态记忆元件很紧凑，允许设计高容量的记忆系统。2004.9VLSIu比较：恢复逻辑静态记忆元件和系统传输逻辑动态记忆元件和系统 前者能主动地克服噪声的影响，恢复逻辑电平。而后者没有这种功能。u时序系统可以用许多方法来实现。有同步时序系统与异步时序系统之分。最常见、最容易设计的是同步时序系统，它采用一个中央时钟来同步一系列操作，提供一个全局的通信规程，使芯片内的数据有序地移动。u时钟周期，通常又分为若干个节拍(Sub-periods)或相(Phase)，以提供细微的时间单元。2004.9VLSIl静态主从式移位寄存器l动态移位寄存器l动态移位寄存器DFF1lC2MOS移位寄存器l精简的DF

5、Fl时钟驱动电路的问题2004.9VLSI根据电路名称就可以知道，该电路由两部分组成：主锁存器，它由NOR式RS-Latch组成，用于取数。从锁存器，由NAND式RS-Latch组成，用于输出数据。输入数据D，在=1时刻已被锁存到主锁存器的QM处。 在=0时刻已被传输到QS处2004.9VLSIu经过两个节拍，即一个时钟周期，数据D已从输入端移到输出端，并锁存在从锁存器中。u最后输出处又可以加一对与门，它与时钟相与，规定只有当=1节拍，才有输出。u同时，一个和时钟相与的门客观上也能起选通和整形的作用，并为后面的连接提供一个良好的接口。u注意：上述的主从移位寄存器尽管是加时钟的，它仍然是一种静态

6、的移位寄存器。因为那个时钟仅仅是移位信号，而不是作为动态控制之用，只要电源不断，状态就永远保持。2004.9VLSI动态移位寄存器是以动态记忆元件为基础的。动态记忆元件是由一只开关和一只电容器组成的。如右图所示, 当开关合上，导通时，输入数据将存入电容器上；当开关断开时，数据就保留在电容上。如果后面再接上一个动态记忆元件，那么只要时钟控制适当，就可以把数据转移到第二级。如图所示。2004.9VLSIu从上图可看出，采用两相时钟是合适的，因为，当1开关接通，输入信号向电容C1充电（或放电），将输入数据存入C1时，2开关应当是断开的。当2开关接通，数据从C1传到C2时，1开关应当是断开的。如果后面

7、还有第三极，那么应采用1时钟。第四极用2时钟。这样，双相时钟交替地工作，将可以把输入数据，一级级地向后传输，直到终端。2004.9VLSI如果我们不愿意信号衰减，我们就必须要防止电荷共享，那就需要隔离，要去耦。目前，最好的方法是采用反相器来缓冲。u然而，这样的系统是不现实的。因为当第一级传送到第二级时，2开关接通，C1和C2有电荷共享问题。假定每级电容大小一样，那么分压比就是一半。因此k级以后，信号将衰减2k倍。显然，这样的系统实际上是一种指数衰减传输线/延迟线。2004.9VLSI反相器是一个理想的隔离元件。1）它只能输入影响输出，输出部分却不能影响输入。2）有了反相器，人们就可以利用反相器

8、的输入电容Cg作为存储电容。原来的存储电容就可以省掉。3）反相器本身是一个有源电路，输出电容的充放电与输入没有直接关系，不存在电荷共享问题。4）反相器实际上是一个高增益的放大器，能够恢复电平，能够对不大好的波形进行整形。所以，采用反相器隔离、缓冲后，动态移位寄存器是可以实现的。目前，广泛采用CMOS动态移位寄存器。2004.9VLSIu它用CMOS传输门作为开关，再用CMOS反相器作为隔离。u必须注意，由于反相器的介入，输入数据被反相了，改变了极性，原量变非量，非量变原量。需要经过两级，极性才能恢复。故作为移位寄存器这样一个目标，每隔两级，信号才复原，才算移了一位。因而，一个N位的移位寄存器实

9、际上需要2N个动态存储级，经N个时钟将数据移出。2004.9VLSIu采用两相不重叠时钟交替馈送。当奇数级接通时，偶数级就断开。当偶数级接通时，奇数级就断开。于是，输入数据就象波浪一样，一级一级地传下去。2004.9VLSI注意：时钟1与2之间应有间歇，否则由于时钟的偏移或时钟倾斜都会引起两相时钟重叠。如图所示。在重叠期间，所有的开关全都接通，输入数据就会直接穿透到输出端，从而失去存储和移位的功能。因此，必须专门设计非重叠时钟，在允许的偏斜(Skew)和Slow范围内正常工作。2004.9VLSI上面介绍动态移位寄存器时已经发现，动态移位寄存器是两级一组的。如果我们任意截取两级，如图所示。它又

10、非常类似于主从锁存器。在1作用下，将数据D输入电容C1，在第二相2期间，数据就传到C2，且获得输出。假定输出状态用Q表示，下一个状态Qn+1就是当前的输入状态D，即Qn+1=Dn上式实际上就是标准的D触发器的特性方程式。2004.9VLSI然而，这种DFF同往常的DFF是有区别的。u在这种DFF中，信息是存放在电容器中的，而不是存放在双稳态锁存器中的。u整个电路是开环的，没有正反馈，没有锁存机理，它只是传输门和反相器交替级联而成。u它采用双相时钟，是非重叠时钟1、2，它与重叠时钟、不一样。这种简单的DFF往往称为称为DFF1型型。u由此可见，动态移位寄存器实际上是由一系列DFF1级联而成，或者

11、，DFF1只是动态移位寄存器中的一位。u把传输门与反相器结合在一起组成一个电路单元，并非仅有DFF1一种形式。早先介绍过C2MOS电路，也是传输门与反相器相结合的。预充电技术的各种电路中，也把传输门同反相器相结合。故可以相信，将存在另一类DFF。2004.9VLSI如图所示，这是两级C2MOS反相器的级联，第一级用时钟1，第二级用时钟2。两级时钟不同，这一点同以前的用法不一样。输入数据D是直接加到反相器上，即存放在它的输入电容C1上的。当1=1时，电源加到CMOS反相器上，反相器工作，可以输出D，它存放在后级的输入电容C2上。当1=0时，反相器上没有电源，不工作，输出节点就保持原状态。直到2=

12、1，这个存放在C2上的数据D又传送到第二级反相器的输出端Q，得到的数据为D，恢复原来面目。显然，这样的两级C2MOS反相器实际上也是一种DFF，它同样满足DFF的特性方程式Qn+1=Dn2004.9VLSIu若把N个这样的DFF级联起来，显然 可以构成一个N位的动态移位寄存器。u但这种DFF的性能不好，电荷共享问 题严重。u如右图所示。由于节点a和节点b上有 寄生电容Ca和Cb。在=1期间，分别 被充电到Vdd和0。在=0时，这些电 荷、电位仍保持在那里，影响了反相 器的工作。u正常情况下，=0时，时钟开关不通， 反相器无电源不工作，输出状态保持不变。u但由于Ca和Cb上已充了电压，其值正好等

13、于电源电压Vdd和0， 反相器有电源，可以工作。使电荷再分配后，影响着原先保存 的电压。造成数据出错2004.9VLSI 但是只要把时钟开关放到反相器中去，性能大不一样。如图所示。时钟位置交换后，情况发生了根本变化。尽管在Vi=0时，Ca上将充电到Vdd，在Vi=1时，Cb被充电到0，但只有当=1时，才会有输出。若=0，无论如何也不输出。因此，该电路根本不存在电荷再分配问题。况且，Vi=0时，Ca充电到Vdd，和Vi=1时，Cb充电到0，本身就体现了反相器工作是我们正需要的。称为称为DFF22004.9VLSI采用DFF2也可以组成动态移位寄存器。比较DFF1与DFF2：u电路元件个数相同，性

14、能一样。uDFF2的版图简便，因为它少一根连线。DEF1DEF22004.9VLSI如果把DFF1中传输门的输入端上的P管与N管的连线省掉，就得到DFF2。如图所示。2004.9VLSI在DFF1中，传输门与反相器是分得开的。如图所示。传输门放在前面，反相器在后面。但在DFF2中，传输门与反相器结合在一起，分不开的。如图所示。传输门是放在后面的，或者说是放在输出口上的。也可把这两种DFF画成如下图所示的符号。意味着它是一种受控的反相器2004.9VLSI 为了精简DFF的晶体管数目，人们提出了3管/6管DFF。方法很简单，用NMOS传输门代替CMOS传输门，省一个管子。如下图所示。2004.9

15、VLSI精简的DFF的特点：1）每级省一个管子，每位省2个管子，芯片的密度可以增加。2）与NMOS动态移位寄存器相比，它仍属于CMOS动态DFF，不需要做耗尽型负载管。3）采纳NMOS传输门后，有电平蜕化现象。尽管经过反相器是可以恢复的，不影响数据的精度，但是，由于CMOS反相器的输入电压降低，减小了驱动能力，降低了下拉速度，而且还损失了噪声容限。4）也可能引起静态功耗。因为输入电压减小了，若P管的门限电压比较小，P管有可能导通，结果是N管和P管一起导通，产生静态功耗。虽然这并不是肯定性的，但在计算总功耗时，必须要加以考虑。5）由于传输门只要一个管子，减小了传输门的输入电容，因而，上升沿可以更

16、陡。总之，精简DFF优点多、突出，颇受欢迎。2004.9VLSI两大类移位寄存器和相应的DFF比较：u静态移位寄存器和相应的DFF和Latch，都是依靠正反馈，双稳态来锁存信息的，其电路程式、构造和特点都同TTL双极型电路一致。电路较为复杂，管子数目多，速度慢。u动态移位寄存器，及其相应的DFF，是依靠电容存放信息的。电路简单，管子少，速度快。但是，时钟不能停，且时钟频率不能太低，否则信息要“漏掉”。这类电路是MOS电路中所特有的，在双极型TTL中很少见到这类电路。2004.9VLSIu时钟频率的限制。u时钟信号的竞争。u时钟控制的相数，譬如，单相时钟，如在Domino Logic中使用。双相

17、时钟，与，如C2MOS中使用。重叠时钟，1和2，如动态移位寄存器中使用。准两相时钟，实际上是四相时钟: 1，1和2, 2。在预充电技术中使用四相时钟，1，2，3，4，或12，23，34， 41等等，在预充电技术中使用。u时钟一多，问题就来了: 由于延迟、上升沿、下降沿、内阻等不均匀，都会引起竞争问题。多相时钟布线困难，有更多的寄生效应，有串扰，保持困难等等。因而，在设计时，总得尽量减少时钟个数。2004.9VLSIl锁存原理lNMOS半静态锁存器lCMOS半静态锁存器:单时钟CMOS电路l半静态锁存器:双时钟CMOS电路2004.9VLSIu在RS-Latch的真值表中有一行是“保持”。所谓“

18、保持”是指，外接的R、S信号不改变Latch内部的状态。u在NOR式RS-latch中， “保持”是出现在R=0, S=0 情况下的。u对于NOR门来讲，R=0, S=0, 就意味着没有接R, S线。那么，Latch就变为两个反相器交叉耦合连接。如图所示。2004.9VLSI在NAND式的Latch中， “保持”是出现在R=1，S=1场合，因为对于NAND门，输入端高电位等于这根线没有接。因此，NAND式的Latch也变成两个交叉耦合连接。如图所示。2004.9VLSI若把电路重新改画一下，可以发现，交叉耦合的反相器实际上是二个反相器的闭合环路。如图所示反相两次是正反馈。反相器本身就是一个高增

19、益放大器。因此，在输入端只要有一点点变化，输出就会有较大的变化，经两级反相反馈回来就会引起更大的变化，或者越来越大，或者越来越小，最终达到稳定状态。其中一个反相器输入为0，输出为1，另一个反相器输入为1，输出为0，呈现双稳态可以存储信息。2004.9VLSI通常，总是利用外接控制信号，来干预这个闭合环路，使得外界对两个反相器的影响有所不同。然后，采用闭环自身的功能，自动地调整内部状态，以达到同外加的S或R信号相容。在NOR式的RS-Latch中，实际上是利用OR的功能，把控制信号加到反相器的输入端上，以操作闭环所形成的内部状态。在NAND式的RS-Latch中，是利用AND功能将控制信号加到反

20、相器输入端，以控制Latch的内部状态2004.9VLSI但在SRAM的存储单元中，是利用传输门的“线或”连接来控制Latch的。如图所示。如果在bit线上已有Data，只要地址选中（Word线），它就会改变Latch的内部状态，将信息锁存进去。同时，由于传输门是双向的，也可以作为输出：把锁存器中的内部状态传到bit上，就是读出。总之，RS-Latch和存储单元都是把控制信号加在闭环的某一节点上，以改变Latch的内部状态，并不改变闭合环路本身。2004.9VLSIu开关S1与S2互补。当S2闭合时，S1断开。S1闭合时，S2断开。u因此，当S1闭合时，数据D进入环路，经反相器1，可得Q。再经

21、反相器2，可得Q。由于S2是断开的，环路是断开的。已经传输到节点Q的信息无法再进入反相器1进行锁存。这时，信息是存放在放大器的栅极电容中。u直到S2闭合，S1断开，形成闭合环路。原来保存在放大器栅极电容上的信息又再次进入反相器1，形成闭合锁存。这时，S1是断开的，不会有新的数据进入环路，不会有任何干扰。2004.9VLSI用传输门来代替开关S1和S2，并由时钟控制。可以构造出一系列新的电路。采用NMOS传输门代替开关S1和S2，它们分别用时钟与控制。构成的NMOS 半静态锁存器如图所示。2004.9VLSI用N管代替S1，P管代替S2，可以构成CMOS半静态电路，如图所示。其优点是它只需要单时

22、钟。2004.9VLSI用标准的CMOS传输门代替开关的，时钟与 互补控制。如图所示。共需8个管子。(前二种电路只需6个管子，但有电平蜕化问题。）2004.9VLSI这两种电路之所以称为半静态锁存器，是因为它在时钟控制下，在有限时间内，利用闭环来锁存信息的，这一点象静态电路。然而，它却在开环情况下更新数据，因此，只能称为半静态锁存器。在这种电路中含有两个CMOS传输门和两个CMOS反相器。其中两个反相器都在闭环内。有一个传输门在环内，另一个在环外。记得在讨论C2MOS电路和DFF2电路时，曾经把CMOS反相器同CMOS传输门结合起来，把传输门装进反相器内，还可以克服电荷共享问题，设计了一种较好

23、的D触发器DFF2。因而，人们就设想用这样一种观点来改进半静态触发器。2004.9VLSI很明显，环路里的传输门S2是可以同反相器合并的，环路外的传输门不能同环路内的反相器合并。新的半静态锁存器电路如下图所示。环路内2004.9VLSIl反馈与锁存l刷新与锁存l动态锁存器l动态触发器各种变形2004.9VLSI静态电路是以恢复逻辑为基础的。N级反相器串联成为一个序列时，前级的输出立即驱动后级。在理想情况下，不计及各级时延，那么整个序列的输出将是立即响应输入的。输出数据反相与否取决于级数N。如图所示。若将输出反馈到输入端，是正反馈还是负反馈取决于N。如图所示。若N是偶数，是正反馈，可以形成双稳态

24、锁存信息。故静态锁存的闭环中，反相器个数总是偶数，一般N=2 。2004.9VLSI动态电路是以传输门和电容为基础的，即以开关和电容为基础。把N个开关和电容网络串联成一个序列时，数据并不能自动地驱动后级，只有当开关交替地接通和断开，才能把数据一级一级地向前推进。如下图所示。由于存在电荷共享问题，这一动态电路链实际上是一条指数衰减的延迟线。2004.9VLSI为了克服这个缺点，在动态链中必须插入反相器来隔离。传输门与反相器交替级联是动态移位寄存器的最佳结构。经过N个节拍，输入数据将到达输出端。输出数据是原量或非量取决于反相器的个数 N。如图所示。表面上看来，它与N级反相器串联构成的序列极其相似。

25、但实际上完全不一样。在静态反相器链中，是立即响应，及时输出的，在链中不存储信息。只有加了正反馈，形成双稳态后才能存储1bit。而动态链本身就是一个动态移位寄存器，不加任何反馈就可以存储N/2 bit的信息。2004.9VLSI 若将动态链的输出再反馈给输入端，将可以发现一些新的现象。u动态链的输出是N个节拍前的输入数据（原量或非量）。无论N是奇数还是偶数，都是经历了N个节拍后的，它与新进来的数据之间的关系，不是同相还是反相或正反馈与负反馈。它只是把移位移出来的数据重新装进动态移位寄存器。u如果N是偶数，反馈回来的就是N个节拍前的输入数据，重新送进动态移位寄存器，就意味着早先N/2 bit的数据

26、获得刷新，继续在移位寄存器中移位前进。如果环路是闭合的，就不断地刷新原量的N/2 bit的数据。即一个具有偶数级的移位寄存器闭环可以存储N/2 bit的数据。这就是顺序式，串联式存储器，是一种动态锁存器。u若N是奇数，则反馈回来的是N个节拍前的输入数据的非量。这些非量又重新输入到动态移位寄存器，并且沿着这动态链不断地前进，不断地将最前面的数据挤出来，又是以非量形式送进动态链。由此可见，当N为奇数时，将有N/2 bit的数据群，以原量或非量形式交替地在这个闭环中移动。2004.9VLSI 为了锁存数据，动态链必须接成闭合环路。为了更新所存的数据又必须断开刷新环路，把老的数据挤掉。如图所示。 一一

27、旦入操作完成，环路再次闭合，并把旦入端断开。这样，更新好的数据就在2N级的动态链的闭环中不断地循环刷新，以动态方式存储数据。2N级可以存放N个数据。显然，最短是2级，存放1bit。这就是动态触发器或动态锁存器。 旦入/刷新开关可用互补控制的CMOS传输门来实现。2004.9VLSI旦入/刷新开关控制信号为LD。u当LD=1，环路断开，新的数据可以旦入，这时，输出数据Q将比D迟后一个时钟周期，即Qn+1=Dnu当LD=0时，输入端被封住，环路被接通。它就不断地刷新循环。输出将是原来的输入数据。u这种动态触发器特性为:LD=1，输出是一个时钟前的输入数据LD=0，输出是过去所存入的数据显然u这种动

28、态触发器不同于静态的触发器，也不同于DFF1、 DFF2，也不同于半静态触发器。2004.9VLSI 上图电路的最大缺点是，管数多，时钟多。因此有各种变形电路。注意在环路入口处，3个CMOS传输门交在一点，有冗余。 在改进时，必须保证如下三点：1）旦入时，不刷新。刷新时，不旦入。2）旦入数据时，动态链上只有二个传输门，用不重叠双相时钟。3）刷新循环时，环路上也只有两个传输门，时钟也是1和2。为了满足上述要求，最恰当的办法是免除1传输门，把1传输门的基本功能归并到LD传输门上。2004.9VLSI新的动态触发器: 电路简化了，少了一个CMOS传输门，但是控制信号还相当复杂。2004.9VLSI为

29、了节省时钟控制线数目，又设法把LD/LD控制信号同动态链的旦入时钟1合并，则可得如图所示的电路。显然，这种动态触发器同前面一种是不同的，因为它的新数据旦入是环内同步的。2004.9VLSI动态锁存器电路很相似。但动态锁存器比半静态锁存器多一个传输门。在半静态锁存器中是以双稳态锁存信息的，传输门仅用来控制旦入操作。而在动态触发器中，是以动态移位方式暂存信息的，因而环内必须有2个传输门，并采用不重叠双相时钟。半静态锁存器是利用正反馈概念。动态触发器是利用刷新概念，机理完全不同。半静态锁存器动态锁存器2004.9VLSIl单时钟静态DFFl半静态触发器2004.9VLSI单时钟静态DFF如图所示。这

30、种单时钟RS触发器在TTL电路中是很通用的，但TTL电路复杂。如图所示。仅用14个晶体管，没有时钟竞争问题。2004.9VLSI主从DFF的设计方案2004.9VLSI2004.9VLSI2004.9VLSI半静态触发器是介于静态与动态之间的。通常，它以静态方式锁存信息，以动态方式更新信息。具有置位、复位功能的半静态触发器半静态锁存器的标准形式如图所示。2004.9VLSI 现在的问题是怎样把置位信号、复位信号加进去？为此，我们把两个反相器换成二个或非门，分别加上S与R，如图所示。就很容易构成具有置位、复位的半静态锁存器。如果选用两级这样的锁存器级联，并进行双相控制，就可以得到一个主从半静态触

31、发器。2004.9VLSI若在双相动态移位寄存器链上跨接一系列单管传输门，可以形成一种链式半动态锁存器。如图所示。注意，每一个跨接传输门将跨过两个反相器和一个传输门。凡是被跨接的传输门是相信号控制的，将采用N管传输门，并用相时钟控制；凡是被跨接的传输门是相时钟控制的，则就采用P管传输门，并用相时钟控制。2004.9VLSIu当=1时，全部跨接的N管导通。这时，在相时钟控制下的CMOS传输门也导通，形成了两级反相器闭环，产生了双稳态，提供了锁存的功能。而此时全部跨接的P管都截止，而且由控制的CMOS传输门也不导通。因而整个链条是断的，只剩下局部的闭环，锁存着原先在动态移位寄存器中的数据。2004

32、.9VLSIu当=0时，全部跨接的P管导通，全部由相时钟控制的CMOS传输门也导通，形成另一类两级反相器的闭环，提供了双稳态锁存功能。这时，全部跨接的N管负载截止，而且由控制的CMOS传输门也不通。整个寄存器链是断的，只有局部的闭环，锁存着原先已在动态移位寄存器内的数据。2004.9VLSIu动态移位寄存器是以电容存储为基础的。随着双相时钟交替地作用，数据就逐级传递。数据是以动态方式存储的。时钟一停，或者时钟暂时停在“1”或“0”电平上，移位寄存器就不移动了，那么原先存放在电容节点上的数据就会很快地消失。u而链式锁存器提供了锁存能力，无论时钟停留在“1”电平还是“0”电平，都有一系列闭环以双稳

33、态方式锁存信息。故这类电路允许在任何时刻中断时钟，而仍然保持原有的数据。不过这种电路也有缺点：l跨接传输管有电平蜕化。比如，N管对传“1”电平不甚理想，而P管对传输“0”电平不理想。电平蜕化后，降低了噪声容限和充放电速度。l由于是CMOS，管子较多。2004.9VLSI所以，有人想用NMOS工艺来设计链式锁存器。在NMOS动态移位寄存器上附加了一系列时钟控制的反馈通路。如图所示。当1=1，2=0时，数据D进入第一级，存在Cg1内。.当1=0，2=1时，所存数据经反馈通路形成锁存，并传送到下一级，即Cg2中。.再次当1=1，2=0时，数据就锁存在第二个闭环中，以此类推。所以，在这个电路中，无论时

34、钟停留在1=1或2=1，信息仍能锁存。然而，注意这个电路有一个缺点，即反向传输也是可以的，在级间有电荷共享问题。为此，设计时应加强主方向的驱动能力。2004.9VLSI只要时钟起作用，R、S信号就加入，否则就锁存原有信息。这样一种锁存器实际上仍是一个存储胞，只不过是把存储胞电路分立地使用。SBWSRWBR前面介绍过NOR式的RS锁存器，NAND式RS锁存器和线或式的RS锁存器，即静态存储胞。对线或式RS锁存器做进一步推广。如图所示，在静态锁存胞中，通常B和B是位线，W是字线。只要W线上有控制信号，就可将B和B分别传送到R端和S端以影响锁存内容，完成旦入操作。如果我们把B和B端看成R和S端，W看

35、成时钟，就可以得到一种新的RS锁存器。2004.9VLSI如果把传输门的连接略加改变，如图所示。它等价于:ASAAR把原来字线W控制下传送B和B改为在A和A控制下传送“0”。即，)0()0(ASAR可见，现在的A和A实际上就是R和S。但是有一点区别：它决不会产生冲突。因为A和A是互补的，它决不会产生（R=0，S=0）和（R=1，S=1）两种情况。因此，即把A和A信号锁存起来了。ASQARQ2004.9VLSI如果令，A=R1R2， A = R1 + R2，可以得到如图所示的电路2121RRAQRRAQ这是组合电路，然而它的输出Q和Q都有锁存器来保持。它很象IBM发展的CVSL电路（在CVSL电

36、路中仅用2只P管交叉反馈来获得等效的P侧逻辑树），但现在不是利用两个P管，而是用2个反相器来锁存信号2004.9VLSI如果需要把锁存器同RS锁存器控制电路分开来，又可以添加控制时钟，如图所示。当=1时，就把R1、R2装进锁存器；当=0时，锁存器保持原状。由于两个反相器接成的环路是一种双稳态锁存，Q与Q总是互补的2004.9VLSI因此，图示电路必定会满足，XY（A+B）=0或XY（A+B）=0它说明了XY和（A+B）一定是互补的。再进一步推广，把锁存器的两支控制树用一网络替代，如图所示。可以充分利用组合逻辑的技巧来设计RS网络，以确定这种新的RS锁存器的性能。2004.9VLSIn迄今为止，

37、我们所讨论的触发器和寄存器都是电平触发的。然而，由于数字器件的离散性，电平一致性较差。电平触发将带来可观的时间误差，在需要精确定时的场合，则要求边沿触发。可是，边沿触发电路比较复杂。其次，我们在讨论动态触发器时，仅仅涉及到C2MOS电路，还没有利用预充电技术、DOMINO技术来设计动态触发器。然而，采用这种技术后，电路就变得相当复杂。n美国加州大学洛山矶分校于1988年为美国国防部研制了一种电路，属于动态的、边沿触发的寄存器。如下页图所示。2004.9VLSI电路构造说明，输入是Z与Z；输出是P与P，并由反相器闭环来锁存；整个电路是预充电的，而且输出节点P与P有补充预充电。输入输入输出输出20

38、04.9VLSI工作原理如下：n当=0时，进行预充电，使节点X预充电到Vdd，输出节点P和P也充电到Vdd。反相器闭环是加电源Vdd的，但接地点不通，在=0时被封住，故两个CMOS反相器闭环不能工作，它对输出节点P和P无影响。由于输入信号Z与Z是互补的，故两个P管中总有一个是导通的。导通的那个就会把节点X上的Vdd引到P或P点。n随着时钟从低到高，在上升沿，接地开关导通，反相器闭环被加上电源，放大器到达工作点。这时反相器闭环变成一种读出放大器。输入输入输出输出2004.9VLSI当时钟的上升沿继续上升，预充电开关和输出节点上的补充预充电开关全部截止。这时节点P与P就被释放，于是输入信号Z与Z就

39、可以影响节点P与P。由于Z管与Z管中只有一个管子导通，故Z和Z对P和P的影响是不同的。只要有一点点微小变化，放大器的正反馈就会加强放大，扩大这种差别，直到放大器闭环建立稳定输出为止。这样，输入变量Z和Z就被锁存在反相器闭环中。由此可见，这种锁存器是边沿触发的，是一种动态电路，采用预充电技术的。锁存器只是半个触发器。输入输入输出输出P级2004.9VLSI为了构造触发器，必须将两级锁存器级联起来。由于预充电稳态电路的级联在时钟上有困难，级间必须有隔离。为此，可以用Domino技术，用一P级与N级交替级联。如果第一级是P级（输入Z和Z放在P侧），那么第二级应是N级（输入管P和P放在N侧如图所示）。

40、N级2004.9VLSI因而，当=1时，处于预充电。节点Y预充电到0，输出节点Q与Q预充电到0。这时，闭环反相器没有加上电源，因为Vdd被P管封住。只有当从1到0时，即下降沿，连接电源Vdd的那只P管导通，使得读出放大器工作使能。紧接着预充电开关截止，补充预充电开关也截止，使得节点Q和Q被释放。这时可以接受P和P的影响了，即可以接受来自第一级的输出。因为P和P是互补的，决不冲突，且第二级的输入管P和P也只有一个管子导通，这样的差别将被读出放大器放大，并锁存在Q与Q。于是输入数据Z和Z在时钟01的上升沿时，锁存在P和P；又在时钟10的下降沿时，锁存在Q和Q。从而完成1bit的移位。UCL曾用Ma

41、gic设计了它的版图，占面积为40130，比半静态DFF（ 5656 ）大，但性能好，主要体现在：时钟少，布线容易。边沿触发，动作准确，速度也快。N级2004.9VLSI 在流水线子系统中，数据是沿着流水线顺序逐步加工的。流水线中，各级之间往往用传输门隔离。任意截取一段，其基本形式如图所示。 中间的逻辑块是组合逻辑，用来实施数据加工。当然，这个逻辑块可以是静态的，也可以是动态的；可以很复杂，也可以很简单。可以简单到只是一个静态反相器，对数据进行非量运算。可见动态移位寄存器只是流水线逻辑结构的一种特例。2004.9VLSI 在流水线结构中，时钟竞争问题比较突出。譬如，时钟与因布线上的延时差形成的

42、偏移（Skew）现象，将有一段时间，和都是“1”，如图所示。两端的传输门将同时导通，即形成数据直通。 这种病态的信息流显然取决于逻辑门的延时/时钟偏移这个比值。若逻辑块内延时大于时钟的偏移，病态率将减小。相反，若逻辑块内延时小于时钟的偏移，则病态率就很高。故高速电路的同步是非常困难的。采用多相电路可以解决时钟竞争问题，但要求较多的硅片面积。2004.9VLSI如图所示。这是最流行的方法，依靠两相非重叠时钟来消除时钟竞争问题。然而，它需要四种时钟信号，对版图布线带来麻烦，且由于存在着一个死角时间（Dead Time），浪费了宝贵的时间，使时钟频率无法提高。如果时钟速度提高到与死角时间可以比较时，

43、电路就无法保证克服由于时钟偏移现象引起的竞争问题。但如果我们合理地设计流水线部分，并以一定规律级联，也可以解决竞争问题。2004.9VLSI如图所示。这是的主要构造方块。它由N型动态CMOS电路，P型动态CMOS电路和C2MOS输出级组成。其中N段用时钟，P段用时钟 ，C2MOS输出级用时钟和，时钟是装在反相器内部的。这种三段结构称为段。n当=0，=1时，N段处于预充电期，将输出节点充到Vdd；P段也处于预充电期，将输出节点充电到0。在此期限内，这两级的各路输入都准备就绪。2004.9VLSIn当=1，=0时，N段和P段都处于逻辑定值阶段。如果输入保持恒定，那么全部动态段输出都可以定值。定值所

44、得到的输出是段各输入和动态块内部输入的函数。注意，段输入函数是在预充电期内建立的，而内部输入函数是在定值期内由前级建立的。为了可以把输出传输到下一段流水线去，数据必须用C2MOS电路存放起来，直到=1时才允许传输到后面的段去。必须注意，这个段是由N段+ P段+ C2MOS组成的。若将与交换，我们可以获得另一种构造方块，它由P段+ N段+ C2MOS组成。这个方块称为段。2004.9VLSI设计是以这两种构造方法为模块，交替连接，时钟交替传送，而构成的一个流水线系统。如图所示。这是一个三级系统。当=0，=1时，段内各级都处于预充电期，进行数据传送，建立稳定的输入。段内各级都处于定值期，将数据锁存

45、在内C2MOS内。当=1，=0时，段内各级都处于定值期，将数据存放在C2MOS内。段内各级都处于预充电期，传送输出数据以建立稳定输入。这样，预充电段与定值段交替，即数据传送段与数据加工段交替，整个信息流就可以从传送出去，每经过一级，就获得一次加工处理。2004.9VLSI分析证明，这样的流水线结构是无竞争的，属于设计。因为它采用了三重措施：1）在每一个段或段内，都是NP结构或PN结构，能够发挥Domino功能，防止构造块内部竞争。如果由于各种逻辑变量的需要，在构造方块内部又提供了N反相器N或P反相器P方案，保证封住后面的逻辑树。因而，任何内部延迟造成的竞争问题都可以克服。2）每一个段或段的输出

46、数据都由相应的C2MOS级锁存，可以防止同后面的段竞争。3）段与段交替连接，因而，段定值的结果一直可以保持到后级传送阶段的结束，所存之信息决不会受到预充电的干扰，也不会受到输入变化的影响。即使与是全“1”或全“0”，也均无影响。从而克服了时钟竞争问题。2004.9VLSI然而，设计也有缺点。其中最主要的是逻辑块中的反相器必须是偶数个。如果在动态块与C2MOS块之间有静态块，那么其数目也必须是偶数。其次，设计所设计的电路比较复杂，管子数目多，时钟线多。从克服设计电路第二个缺点的角度，人们又提出了真单相时钟电路TSPC（True-Single-Phase-Clock）。它只采用一条时钟信号线，不需要它的非量，因而从根本上消灭了时钟的竞争问题，可以大大提高时钟频率。2004.9VLSI要实现真单相时钟，就必须消除主要出现在C2MOS电路中。如图所示电路，如果没有的控制，在段中，输入Vi的低电平将会直接起作用，使输出Vo升高到Vdd而不受时钟的控制；在段中，输入Vi的高电平也会直接发挥作用，使输出Vo下拉到地而不受时钟控制。2004.9VLSI省去后，C2MOS段将至少有一半失去锁存功能。解决个