改进Booth4位乘法器

1、改进Booth4位乘法器（verilog）（1）原理本质还是Booth算法,也就是重新编码以后，来决定操作（移位或者加法运算）.不过这次用的是牧猫同学介绍的改良Booth编码本，后来经过比较官方的定义应该叫”比特对编码”只不过一次对乘数检测三个位，并生成一个两位代码来决定操作方式1）被乘数相加，2）移一位后相加/相减再移位3）仅仅移位运算汗截取百科里面的资料来说明吧.判断位yi-1yiyi+1操作内容000zi+1补=2-2zi补001zi+1补=2-2zi补+x补010zi+1补=2-2zi补+x补011zi+1补=2-2zi补+2x补100zi+1补=2-2zi补+2-x补101zi+1补

2、=2-2zi补+-x补110zi+1补=2-2zi补+-x补111zi+1补=2-2zi补由上表可见，操作中出现加2x补和加2-x补，故除右移两位的操作外，还有被乘数左移一位的操作；而加2x补和加2-x补，都可能因溢出而侵占双符号位，故部分积和被乘数采用三位符号位.简化下来可以这么看YiM操作/3Op被乘数左移两位(K18*被乘数相加。3N被乘数相加平X1P被乘数左移一位，相加,再左移一位。(K1(X1被乘数左移移位相瀛,再左移一位八*2被乘数相魂一*1户Ck'被乘毅相遍被乘数左移两位算法是比较简单的，这次笔记的重点在于体验一下数据通路控制器设计的思路.所以，仅仅是描写4位乘法器，当然

3、，改良版的Booth算法的优点在4位运算中并不明显,仅仅是减少了2次加法运算，然而n位数愈多，就会发现，加法运算的次数减少了n/2.虽然这么简单，但是划分成了数据通道和控制器的确便于系统结构清晰，下图就是这次乘法器综合后结构.控制单元组织，协调和同步数据通道单元的操作，状态及控制单元产生装载，读取，移动存储内容的信号.写乘法器的草稿之一如下图首先，当然是研究Booth算法了，然后就是那一组数举例，对着每一次运算分析，理解算法每一步骤原因，再后就是画状态图，确定每一步的作用.然后就是写了不过,这次写的时候，懂哥觉得难以平衡multiplier和multiplicant的移位和运算，于是参考了西里

4、提书上的一个思路，就是在处理时序乘法器处理011（或者100）情况时,十分精巧地将被乘数移一位后和乘积相加，然后再移动一位，在这些动作之后，位置指针都同时到了下一位Yi中当两次移位后，正确地移到了运算结束后的位置.丢状态图（真的就将就了嘛.word不好使）100/shiftart/kwd-011,100/shrftparameterwidth=3'd4;inputclk,res_n;inputstart;/signaltobeginoperateinputwidth-1:0mul1,mul2;/multiplier&multiplicantoutputready;/signal

5、toendoperateoutput2*width-1:0product;wire2:0Yi;wireshift_2,shift_1,add,sub,load;controllerm1(clk,res_n,start,Yi,shift_1,shift_2,add,sub,load,ready);datapathm2(clk,res_n,mul1,mul2,load,shift_1,shift_2,add,sub,Yi,product);endmodule然后丢程序modulemul(clk,res_n,mul2,ready,product);010/sdckUO/sub-001,010/and

6、-start,mul1,oooau/shift-:-.OLL/and*l)100/sub-改进Booth4位乘法器(Verilog)(2)modulecontroller(clk,res_n,start,Yi,shift_1,shift_2,add,sub,load,ready);parameter8:0idle=0,S1=9'b0000_0000_1,S2=9'b0000_0001_0,S3=9'b0000_0010_0,S4=9'b0000_0100_0,S5=9'b0000_1000_0,S6=9'b0001_0000_0,S7=9'

7、;b0010_0000_0,S8=9'b0100_0000_0,S9=9'b1000_0000_0;inputclk,res_n;inputstart;input2:0Yi;/fromdatapathtodecideinstructionsoutputshift_1,shift_2,add,sub,load;/instructionsoutputready;regready;reg8:0current_S,next_S;regshift_1,shift_2,add,sub,load;always(posedgeclkornegedgeres_n)beginif(!res_n)b

8、egincurrent_S<=idle;endelsecurrent_S<=next_S;endalways(current_SorstartorYi)beginshift_2=0;shift_1=0;add=0;sub=0;load=0;case(current_S)idle:beginif(start)beginload=1;next_S=S1;endelsenext_S=idle;/testifmoveoutthe"elseendS1:begincase(Yi)3'b000:beginshift_2=1;next_S=S2;end3'b010:beg

9、inadd=1;next_S=S3;end3'b100:beginshift_1=1;next_S=S4;end3'b110:beginsub=1;next_S=S3;enddefault:next_S=idle;endcaseendS2:begincase(Yi)3'b000:beginshift_2=1;next_S=S6;end3'b001:beginadd=1;next_S=S7;end3'b010:beginadd=1;next_S=S7;end3'b011:beginshift_1=1;next_S=S8;end3'b100:

10、beginshift_1=1;next_S=S8;end3'b101:beginsub=1;next_S=S7;end3'b110:beginsub=1;next_S=S7;end3'b111:beginshift_2=1;next_S=S6;endendcaseendS3:beginshift_2=1;next_S=S2;endS4:beginsub=1;next_S=S5;endS5:beginshift_1=1;next_S=S2;endS6:beginready=1;next_S=idle;endS7:beginshift_2=1;next_S=S6;endS8

11、:begincase(Yi1:0)3'b01:beginadd=1;next_S=S9;end3'b10:beginsub=1;next_S=S9;enddefault:next_S=idle;endcaseendS9:beginshift_1=1;next_S=S6;enddefault:next_S=idle;endcaseendendmodule改进Booth4位乘法器(Verilog)(3)moduledatapath(clk,res_n,mul1,mul2,load,shift_1,shift_2,add,sub,Yi,product);parameterwidth=

12、3'd4;inputclk,res_n;inputwidth-1:0mul1,mul2;/multiplier&multiplicantfor4bitinputload,shift_1,shift_2,add,sub;/instructionsfromcontrolleroutput2:0Yi;/sendtocontrollertodecideinstructionsoutput2*width-1:0product;regwidth-1:0multiplier;reg2*width-1:0multiplicant,product;regQ;/theadditonbit;assi

13、gnYi=multiplier1:0,Q;always(posedgeclkornegedgeres_n)beginif(!res_n)beginmultiplier<=0;multiplicant<=0;Q<=0;product<=0;endelseif(load)begincase(mul1width-1)/extentmultiplicant1:multiplicant<=4'b1111,mul1;/注意符号位的一起扩展！0:multiplicant<=4'b0000,mul1;endcasemultiplier<=mul2;Q&

14、lt;=0;product<=0;endelseif(shift_2)beginmultiplier<=multiplier>>2;multiplicant<=multiplicant<<2;endelseif(shift_1)beginmultiplier<=multiplier>>1;multiplicant<=multiplicant<<1;endelseif(add)beginproduct<=multiplicant+product;endelseif(sub)beginproduct<=product-multiplicant;endendendmoduletestbench'timescale1ns/1nsmodulet_mul4;parameterwidth=4'd4;regclk,res_n,start;regwidth-1:0mul1,mul2;wire2*width-1:0product;wireready;mulm(clk,res_n,start,mul1,mul2,ready,product);initialbeginclk=0;r