3D封装的发展动态与前景

1、3D封装的发展动态与前景1为何要开发3D封装迄今为止，在IC芯片领域，SoC（系统级芯片）是最高级的芯片；在IC封装领域，SiP（系统级封装）是最高级的封装。SiP涵盖SoCSoC简化SiP。SiP有多种定义和解释，其中一说是多芯片堆叠的3D封装内系统集成（System-in-3DPackage），在芯片的正方向上堆叠两片以上互连的裸芯片的封装，SIP是强调封装内包含了某种系统的功能。3D封装仅强调在芯片正方向上的多芯片堆叠，如今3D封装已从芯片堆叠发展占封装堆叠，扩大了3D封装的内涵。（1）手机是加速开发3D封装的主动力，手机已从低端（通话和收发短消息）向高端（可拍照、电视、广播、MP3彩屏

2、、和弦振声、蓝牙和游戏等）发展，并要求手机体积小，重量轻且功能多。为此，高端手机用芯片必须具有强大的内存容量。2005年要求256Mb弋码存储，1Gb数据存储；2006年要求1Gb4弋码存储，2Gb据存储，于是诞生了芯片堆叠的封装（SDP,如多芯片封装（MCP和堆叠芯片尺寸封装（SCSP等；1（2）在2D封装中需要大量长程互连，导致电路RC延迟的增加。为了提高信号传输速度，必须降低RC延迟。可用3D封装的短程垂直互连来替代2D封装的长程互连；（3）铜互连、低k介质层和CMP已成为当今CMO技术中的一项标准工艺。随着芯片特征尺寸步入纳米尺度，对低k介质层要求越来越高，希望采用纯低k（k<2

3、.8）介质层。然而事与愿违，ITRS曾三次（三个节点）延期向低k介质层的切换。2003年底在Sematech联盟主办的一次研讨会上，与会者认为，为改良IC互连面进行的低k材料研究有可能接近某种实际极限，未来应更多注重改进设计及制造低k介质层的能力，这表明实施SoC的难度。这就是开发3D封装的三条理由。从此，3D封装如雨后春笋般地蓬勃发展。2芯片堆叠手机已成为高密度存储器最强、最快的增长动力，它正在取代PC成为高密度存储器的技术驱动，在2008年手机用存储器可能超过PC用存储器。用于高端手机的高密度存储器要求体积小、容量大，势必采取芯片堆叠。芯片堆叠的封装主要两种，一是MCP二是SCSPMCP涵

4、盖SCSPSCS混MCP勺延伸，SCSP勺芯片尺寸比MCPt更严格的规定。通常MC匿多个存储器芯片的堆叠，而SCS浣多个存储器和逻辑器件芯片的堆叠。2.1 芯片堆叠的优缺点2004年3月Sematech预言，3D芯片堆叠技术将会填补现行的CMOS技术与新奇技术（如碳纳米管技术）之间的空白。芯片堆叠于1998年开始批量生产，绝大多数为双芯片堆叠，如图1所示。2到2004年底ST微电子已推出堆叠9个芯片的MCPMCPft具经济效益的是45个芯片的堆叠。芯片堆叠的优缺点、前景和关系如表1所示，表1 给出了芯片堆叠与封装堆叠的比较。3由于芯片堆叠在X和Y的2D方向上仍保持其原来的尺寸，并在Z方向上其高

5、度控制在Imrnfc右，所以很受手机厂商的青睐。芯片堆叠的主要缺点是堆叠中的某个芯片失效，整个芯片堆叠就报废。r .二由加I 1圉1 H芯片坍仆的SCSP2.2 芯片堆叠的关键技术芯片堆叠的关键技术之一是圆片的减薄技术，目前一般综合采用研磨、深反应离子刻蚀法（DRIB和化学机械抛光法（CMP等工艺，通常减薄到小于50wmi当今可减薄至1015wmi为确保电路的性能和芯片的可靠性，业内人士认为晶圆减薄的极限为20pM左右，表2给出对圆片减薄的要求，即对圆片翘曲和不平整度（即粗糙度）提出的具体控制指标裳1芯片堆餐与封装堆心的比较后片用济 I 口阿爵相权,柔用九强的解吐减降技术有可便有相祐我被外行前

6、那一RSW4* OEM所仃杖冢访存储器遑释.即通 加改变推祷存耕制封装和 廿个存储耨供鹿而来词第,卜节I船构的WMT线-以M小小片调幅快得低“装成木佯能器甫度 /各竹制装筑对于吊产费求hgd量时装外形封货培登的卜部结向单电源产品依龙履回球也空雄鱼器件2.3 芯片堆叠的最新动态至2005年2月底，芯片堆叠的最高水平是富士通和英特尔，富士通内存芯片堆叠8个芯片，芯片厚度25wmi芯片尺寸为8m麻12mm芯片堆叠封装高度小于2.0mm英特尔内存芯片堆叠6个芯片，芯片厚度5075pm,芯片尺寸8mme10mm/8mmilmm芯片堆叠封装高度小于1.0mm2005年4月ST微电子也推出堆叠8个芯片的MC

7、P芯片厚度40wm,芯片间"中介层"厚度40pm,芯片堆叠封装高度为1.6mm，采用这种8个芯片堆叠的存储器，使过去1Gb存储器占用的电路板现在能容纳1GB的存储器。4ST微电子还推出超薄窄节距双芯片堆叠的UFBGA封装高度仅0.8mm采用BGAC艺处理只有正常圆片厚度的1/4,金丝球焊高度也降至40pmi该公司通常的MC思堆叠24个不同的类型的存储器芯片，如SRAM闪存或DRAMST微电子于2004年推出4片堆叠的LFBGA具高度为1.6mm2005年将降至1.2mm，2006年再降至1.0mm。5MCP内存在日本、韩国的手机、数码相机和便携式游戏机中被广泛采用。如三星电

8、子向索尼便携式PlayStation游戏机提供容量64Mb的双片堆叠MCP；它含256MbNANM存和256MbDDRDRAM®向索尼数码相机提供内存MCP它含移动DRAMNOR存，移动DRAMoneNAND闪存，国外已推出用于3G手机的8个芯片堆叠的MCP其尺寸为v11m诉14m诉1.4mm容量为3.2Gb,它含2片1GbNANM存，2片256MbNO初存、2片256M靖动DRAM1片128MbUtRAM和1片64MbUtRAM参与芯片堆叠技术的公司还有Matrix、Tezzaron和IrVineSensors等公司。至2004年底Matrix已交付100万块3D封装的一次性可编程

9、非易失性存储器，采用0.15wm工艺和TSO或MultiMediaCard封装，密度达64MBTezzaron采用0.18区山工艺推出双片堆叠的3D封装。2.4 芯片堆叠的互连2从图1可知，芯片间的互连是采用金丝球焊的方式来完成的，这要求金丝球形成高度必须小于75wm当多个芯片堆叠时，对金丝球焊的要求更高，即要求金丝球焊的高度更低。IMEC、Fraunhofe-Berlin和富士通等公司联合推出"聚合物中芯片"工艺，它不采用金丝球焊，而采用硅垂直互连的直接芯片/圆片堆叠，将芯片减薄后嵌入到薄膜或聚合物基中，见图2。它的关键技术是：通孔，采用DRIE（深反应离子刻蚀）制备硅孔

10、，如采用SF6快速刻蚀硅，在多工艺部的各向异性刻蚀过程中可使用C4F8钝化通孔侧壁；通孔填注，在300c下用TEOSCVD积SiO2绝缘层，然后淀积TiN/Cu或TaN/Cu;圆片与圆片或芯片与圆片之间精确对准，目前最好的对准精度为士12区叫它限制了该技术的广泛应用；圆片与圆片键合，可采用硅熔法、聚合物键合法、直接Cu-Cu法或Cu-Sn共晶键合法等。圆片与圆片堆叠技术适用于多芯片数的圆片；芯片与圆片堆叠技术适用于少芯片数的圆片，它要求先选出KGD然后将KGD占合到基板圆片上。出2”聚介物中芯技术3封装堆叠3尽管芯片堆叠封装在超薄的空间内集成了更多的功能，甚至某个系统功能，但是在一些IC内由于

11、良品率的影响和缺乏KGD使圭t装IC必须进行3D配制下的预测试。为此，业界推出了在单一解决方案内堆叠预测试的封装，即封装堆叠，它可作为无线应用（如手机、PD碍）的一个备选方案。封装堆叠的优缺点及前景如表1所示。封装堆叠又称封装内的封装堆叠，它有两种形式（见图3）。一是PiP（Package-in-PackageStacking）,PiP是一种在BAP（BasicAssemblyPackage,基础装配封装）上部堆叠经过完全测试的内部堆叠模块（ISM,InsideStackedModule）,以形成单CSPS决方案的3D封装。二是PoP（Pockage-on-PackageStacking）,他

12、是一种板安装过程中的3D封装，在其内部，经过完整测试的封装如单芯片FBGA（窄节距网格焊球阵列）或堆叠芯片FBGAM堆叠到另外一片单芯片FBGA（典型的存储器芯片）或堆叠芯片FBGA（典型的基带或模拟芯片）的上部，这样封装堆叠能堆叠来自不同供应商的混合集成电路技术的芯片，允许在堆叠之前进行预烧和检测。国3时装坤仔的眄种心式（a）Pit：<b）PdP目前美国AmkoR新加坡STATSChipPAC?IC封装和测试厂商都能量产封装堆叠。如今CSP的封装堆叠已研发出多种不同形式，如图4所示。当前PCB&和封装转接板的布线限制规定为0.5mm或0.4mm它是CS曲装的最小实用间距，所以C

13、S响装的焊球间距目前流行的是0.65mm口0.5mm在封装堆叠中需采用回流焊工艺，一般底部封装模盖的厚度必须小于顶部堆叠封装焊接球支架的高度，为了获得尽可能大的支架高度，选择CS髀球间距的65%为实际焊球的直径，见表3在回流焊中，当焊剂掩模开口尺寸是CSP呈球间距的1/2时,支架高度经封装堆叠后的高度如表3最后一排所示。43|响油”的CM焊图问跄0JS 0.22CSP&慷前距inm力:喏沸珊卿mm好衰据科店坪球支架高度Imm最近Amkor公司推出两种新型CS的装堆叠，见图5,一是与传统塑封BG母目似，采用100Hm厚的芯片和超低环氧线焊。0.5mm间距CSP使用标准的0.3mm焊球直径

14、，假定模盖厚度为0.27mm口4个芯片堆叠，则在PCBK上安装后的总封装高度为0.8mm在它的上面还可堆叠一个焊球直径为0.42mm间距为0.65mm的CSP二是在衬底中央有一个空腔，芯片放置在空腔中，使用0.2mm厚的模盖，假定两个芯片堆叠厚度为0.2mm最后总高度为0.65mm在它上面可堆叠一个焊球直径为0.33mm间距为0.5mm的CSP这两种封装的顶部表面沿着模成型区都有铜的焊盘，供顶部堆叠另一个封装，见图5的右侧。这两种CS的装堆叠都已通过耐潮湿测试（MRT和封装可靠性测试。图E四种断型的CSP片装辟痔4智能堆叠2004年12月日本初创公司Zycube准备采用一种智能堆叠(Smart-Stacking)技术创建3D电路,2005年下半年着手制造,2007年推出商用产品。这种智能堆叠技术将采用垂直通孔填埋工艺，以提高芯片间的连接数目，允许并行操作以改进性能，这种方法可避免SoC大量内部连线、减小传输延迟和降低功耗，还可把Si芯片与化合物半导体芯片融合成单个器件。基于Smart-stack技术的IC采用KGDK片或圆片，可以是任何Si芯片或化合物半导体芯片，包括处理器、存储器