Xilinx-FPGA配置的一些细节

1、Xilinx FPGA配置的一些细节 2010年07月03日 星期六 14:260 参考资料(1) Xilinx: Development System Reference Guide. dev.pdf, v10.1在Xilinx的doc目录下有。(2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005在Xilinx网站上有，链接 :/ xilinx /bvdocs/appnotes/xapp138.pdf(3)Xilinx: Using a Microprocessor t

2、o Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode.XAPP502 (v1.5) December 3, 2007在Xilinx网站上有，链接 :/ xilinx /bvdocs/appnotes/xapp502.pdf注：此外xapp139和xapp151也是和配置相关的。(4)Xilinx: Virtex-4 Configuration Guide. UG071 (v1.5) January 12, 2007(5) Tell me about the .BIT file format.链接： :/ fpga-faq /FA

3、Q_Pages/0026_Tell_me_about_bit_files.htm1 Xilinx配置过程主要讲一下Startup Sequence。Startup Sequence由8个状态组成.除了7是固定的之外，其它几个的顺序是用户可设置的，而且Wait for DCM和DCI是可选的。其中默认顺序如下：这些在ISE生成bit文件时通过属性页设定。这几个状态的具体含义如下：Release_DONE : DONE信号变高GWE : 使能CLB和IOB，FPGA的RAMs和FFs可以改变状态GTS : 激活用户IO，之前都是高阻。EOS : 表示配置结束DCI_MATCH : 表示所有的DCI

4、(Digitally Controlled Impedance)控制器已经把内部电阻和外部参考电阻匹配完毕。DCM_LOCK : 表示所有的DCM已经锁定。这个选项默认是选中的。因此，我们可以得出如下结论：1FPGA最后的Startup过程有8个周期，其中DONE变高仅仅是第4个周期。因此，在DONE变高之后还需要再给3个CCLK。否那么DONE虽然变高了，FPGA程序并没有正确运行。2ISE会在设计中搜索用户是否使用了DCI，如果是，FPGA会使用2个周期的Start Up Phase，等待DCI匹配上。即FPGA会在那儿等待，直到DCI匹配上。如果我们在上位机读取了配置文件，获得了文件大小

5、，我们把它写到负责加载V4的SP3里，然后CCLK时钟就不给了。这就产生问题，因为DCI匹配需要时间，我们的问题就是，过了一段时间，DCI匹配完毕了，但是CCLK却没有了，因此FPGA一直处在Start UP的前2个Phase上，不会到DONE。导致无法配置成功。看xilinx Development System Reference Guide(dev.pdf)中，写到BitGen Match_cycleThe BitGen Match_cycle setting specifies a stall in the Startup cycle until digitallycontrolled

6、 impedance (DCI) match signals are asserted.DCI matching does not begin on the Match_cycle that was set in BitGen. The Startup sequence simply waits in this cycle until DCI has matched. Given that there are a number of variables in determining how long it will take DCI to match, the number of CCLK c

7、ycles required to complete the Startup sequence may vary in any given system. Ideally, the configuration solution should continue driving CCLK until DONE goes high. When the Auto setting is specified, BitGen searches the design for any DCI I/O standards.If DCI standards exist, BitGen uses Match_cycl

8、e:2. Otherwise, BitGen uses Match_cycle:NoWait.关于DCI_MATCH的设置，在生成bit文件的StartUP Options里有个Match Cycle的选项，默认是Auto。含义是ISE会去确认用户是否使用了DCI，没有的话，Startup Sequence直接跳过这一步，否那么会等待DCI匹配完毕。2 bit文件的格式.bit是二进制文件，可以分为三个局部：头部冗余信息，配置数据，尾部冗余信息。头部信息配置数据尾部信息其中头部信息的格式可以参见?Tell me about the .BIT file format?.它里面包含了当前ISE工程

9、名字、编译时间等信息，因此头部信息的长度是不确定的，72个字节左右。第二局部是配置数据流，以0xFF FF FF FF AA 99 55 66开头，AA 99 55 66是Xilinx指定的同步字符。配置数据流的具体格式及含义可以参见参考文献，比方ug071.pdf的P95的Configuration Sequence，根本格式就是指令+数据，很清晰地给出哪个字节是什么命令，用来干什么。例如bit文件中，加载数据帧之后，有CMD存放器的命令： START 0x5(0101b) 表示开始Start-Up Sequence。最后一局部是尾部信息，由16个32bit的空操作指令：0x20 00 00

10、 00组成。大家可以翻开bit文件看，有很多20 00 00 00。这些表示空操作。这局部信息可以不用加载到FPGA。我认为Xilinx把bit文件后面加上这些空操作，是为了在SelectMAP时能让用户多给一些CCLK，完成StartUp。3 bit文件和bin文件的区别.bin文件和.bit的区别就在于，.bin只包含配置数据，没有前面的header inforamtion。4 SelectMAP文件是加载.bit呢还是.bin？既然.bit和.bin仅仅是header information不一样，配置数据是一样的，所以两个文件都可以加载。但是，当用户在ISE中调用了EDK比方使用mic

11、roblaze或者powerpc，ISE生成.bin文件并不会把用户的.elf文件初始化到FPGA内部的数据和程序存储器中，造成用户的microblaze或ppc代码不运行。至少当前ISE版本(<=10.1)是这样的，不知道以后的版本Xilinx会不会解决这个bug。因此，推荐使用.bit文件。5 EDK生成的.bit和ISE生成的.bit文件有什么区别吗？我们发现，EDK的工程中，生成的.bit文件通过SelectMAP加载到FPGA，程序运行不正常，如果用JTAG加载这个.bit文件，那么程序运行正常。如果把EDK的工程作为ISE的子模块调用，生成的.bit可以通过SelectMAP

12、加载。那么，EDK生成的.bit和ISE生成的.bit有什么区别吗?有！原因就在于ISE和EDK的StartUp Clock默认属性设置的不一样。在ISE-> Generate Programming File的属性-> Startup Options -> FPGA Start-Up Clock的Value是CCLK；在EDK-> Project Files -> Bitgen Options File: etc/bitgen.ut里头写着 -g StartUpClk:JTAGCLK，把它修改为-g StartUpClk:CCLK，重新生成download.bi

13、t，SelectMAP加载，FPGA工作正常！查Xilinx关于SelectMAP的说明(v4的配置手册ug71.pdf)，发现一句话：The BitGen startup clock setting must be set for CCLK for SelectMAP configuration.6 xapp138.pdf比拟详细的介绍了FPGA配置细节；(1) 在Master Serial 模式，FPGA输出的CCLK开始是2.5MHz，在同步字符后第60个字节CCLK的频率切换为用户指定的时钟。我们可以在ISE中选择配置时钟的频率，单位是MHz，需要注意的是，CCLK的周期有-30%+4

14、5%的偏差。ISE不同版本、不同FPGA系列，它默认的配置时钟是不一样的。此外，还需要注意选择的CCLK频率能被PROM支持。我曾经遇到过这个问题：用Virtex5 SX50T作为PCI接口芯片，默认的配置时钟选择了6MHz。完成整个加载超过1s的时间，结果是PCI设备无法识别。解决方法就是在生成bit文件的时候，把CCLK设置为20MHz，这样SX50T很快就能完成加载。(2)在bit文件末尾有一些关于startup的配置命令。(3) /PROGRAM 低有效的持续时间不能小于300ns，最长时间没有限制。所以，我们在用SelectMAP配置的时候，要注意拉低此信号的持续时间。(4) CRC

15、校验，在整个配置过程中会校验两次。The first check is just before the last configuration frame is loaded, and the second is at the very end of configuration.(5) selectMAP模式，BUSY仅在CCLK频率大于50MHz时才是必需的。(BUSY is only necessary for CCLK frequencies above 50MHz. If the CCLK frequency is less，than 50 MHz, this can be done w

16、ithout handshaking.)(6) Completion of the configuration process requires 8 to 16 clock cycles after the final CRC is loaded.这个参见第1节。7 模式信号Xilinx的Configuration Guide上面说，M0M1M2 Can be either 0 or 1, but must not toggle during and after configuration.好似在配置完后切换应该没有什么关系，因为M0M1M2是在Init_b上升沿被采样。8 关于局部重加载 (

17、xapp290.pdf)生成bit文件的时候 加上-g ActiveReconfig:Yes。那么FPGA在加载的时候仍然会正常工作。同时，必须设置-g Persist:Yes，这个选项表示在SelectMAP模式下，加载的管脚在配置成功后仍然是加载管脚，不会变为用户IO，这样就可以用来局部重加载。此外，-g security:none必须设置。meaning that the device remains in full operation while the new partial bitstream is being downloaded.If ActiveReconfig:Yes is

18、 not specified (or -g ActiveReconfig:No is specified), then the partial bitstream contains the Shutdown and AGHIGH commands used to deassert DONE.Additionally, the -g Persist:Yes switch is required when utilizing partial reconfiguration through the SelectMAP mode. This switch allows the SelectMAP pi

19、ns to persist after the device is configured, which allows the SelectMAP interface to be used for partial reconfiguration. The -g Persist:Yes setting is also required for the initial bitstream. The -g security:nonesetting must also be set for the initial bitstream.命令行加上-r参数。(A difference-based parti

20、al reconfiguration bitstream can be created with the BitGen utility using the -r switch.)例子：Examples       Generic Example: bitgen -g ActiveReconfig:Yes -g Persist:yes -r <original.bit> <new.ncd> <new.bit>        

21、0;Test Example:       bitgen -g ActiveReconfig:Yes -g Persist:Yes -r and_test.bit and_test2.ncd and_test2_partial.bit      Create a Partial Bitstream to Restore the Original Design: bitgen -g ActiveReconfig:Yes -g Persist:yes -r and_test2.bit and_test.ncd

22、 and_test_partial.bit来自互联网的资料：据我所知到目前为止只有xilinx的FPGA支持动态局部重配置DPR。    FPGA的重配置也叫重构分为全重构和局部重构，全重构是将整体bitstream 文件download 到FPGA中。局部重构相对复杂，这项技术允许在FPGA内固定逻辑fixed logic正常运行时，对重构区域中的逻辑进行动态局部重配置。DPR可以使FPGA内的硬件资源实现分时复用，提高资源的使用率还有很多好处，我在这里就不一一列举了，从现在对这项技术研究的人越来越多，就知道这项技术很好的   动态局部重配置DPR基于

23、FPGA的模块化设计，将整体设方案分为假设干模块，这些模块中有些是不可重构的，有些是可重构的。DPR中各个模块所占的硬件区域划分还有一些要求。由于Xilinx多数系列FPGA的配置bitstream的最小寻址单位是frame1bit宽，以芯片高为长，所以配置的最小单位必须是frame，这样就限制了重构区域的划分必须是纵向的一维划分(芯片的左下是坐标原点，纵向划分指划分X轴，不划分Y轴)，因为如果横向的划分，一个frame就会被分开，在配置时无法寻址。    各个模块实现在各自的区域中，那么各模块间的通信是怎样实现的那？在FPGA内信号的传递是通过布线资源实现的，两

24、个模块A、B要实现通信既是将A的信号线与相映的B的信号线相连，由于ise的自动布线无法指定某条信号线布在哪里，所以相邻两个模块的信号线不能保证相连。这样在DPR中就需要一个固定的结构跨居在两个模块边界上，使各模块在各自的区域内分别与这个固定的结构相连，这样各个模块既可以在规定的区域内实现又可以与邻近模块进行通信。这个固定结构就是“总线宏bus macro。9 bitstream中的“frameXilinx FPGA bitstream中的配置数据是由帧(frame)组成的。帧是配置数据中的最小单元参见第8节.Ug071.pdf给出了Virtex4的所有FPGA的帧数。例如FX60是17,916

25、。而FX100是28,350。知道这些帧数有什么用处呢？帧数跟init_B信号的低电平保持时间有关。PROG_B拉高之后，INIT_B需要TPL的时间然后才会拉高。TPL的时间在ds302.pdfSee Table 41: Configuration Switching Characteristics in the Virtex-4 Data Sheet.中给出。可以看出，TPL是0.5us/frame，那么对于FX100来说，INIT_B需要28,350×0.5us=14.175ms才能拉高。10 关于ISE中的Bitstream CompressionXilinx ISE生成bi

26、t文件的属性页里有Enable BitStream Compression的选项，比方V5SX50T，原本生成的bit文件大约2.38MB，选上这个之后生成的文件是1.32MB，一下压缩了那么多。疑问：这种压缩方法压缩比率是多少？压缩之后是FPGA自己来解压缩并完成加载，对用户透明呢，还是用户必须自己解压缩？答复： :/ xilinx /support/answers/16996.htm原来，这种“压缩方法并不是真正的压缩了bit文件。它是基于MultiFrame Writes，意思是说如果有配置帧帧的概念参见上文有相同的数据，那么它们可以使用同一个命令写入。这样，也就答复了另一个问题，它的压缩比取决于ISE工程设计本身。如果你只使用了FPGA很小的一局部资源，压缩比率很到达很高；反之，使用了FPGA绝大多数资源，那么根本没有压缩空间了。具体的细节看这个上面那个链接即可。因此，用户可以不用关心怎么实现的“压缩，放心用就是了。我把上面生成的1.32MB的bit文件加载V5SX50T，工作正常。存在一个问题是使用了EDK，在ISE中Update Bitstream，如果选择了Enable BitStream Compression，会报错。 :/ xilinx