电子科技大学EDA竞赛试题

1、电子科技大学第二届研究生EDA竞赛笔试试题答案写在答题纸上1. 画出CMOS电路的MOS电路原理图，实现 F = AB C D。2. 1下列图所画的NMOS放大电路的名称。2阐述该放大器的优点。3该电路各个NMOS衬底电极将接在什么地方.3 .由MOS模拟开关和 MOS电容组成电路，该电路在时钟信号的控制下， 通过完成电荷的存储和转换，并与运放、比拟器等根本电路组合起来，可以构成多种功能，如等效 电阻、积分器、滤波器等。4说明线与、线或概念的异同，并分析利用线与、线或的好处是什么？什么门能线与、线或?5. 如下图一个 P阱自对准CMOS电路幅员。图上仅画出 Pwell，Active, Poly

2、，N注入区, P注入区，孔及 Metal等7层。请由此幅员：1 分别在图上标出 Pwell，N注入区，P注入 区，孔，以及栅，场区的位置。2提取出以晶体管及其连线表示的电路原理图。3说明该电路所完成的功能4指出该幅员存在的缺乏之处。提示：IN1IN2IN3GND6. 幅员的检查是检查幅员中各掩膜相关层上图形的各种尺寸， 保证无一违反预定 的设计规那么的现象；幅员经过节点和器件的识别形成一个电路叫做 ;再经过 检查,可发现这个“实际的电路是否违反一般的电学规那么。 而是把从 幅员中根据器件与节点识别提取出的电路同原设计的电路进行比照检查7. 使用CMOS集成电路时，请分别说出：或门、或非门、与门

3、和与非门：1其多余的输入端应如何处理？ 2对多余门的输入端和输出端又如何处理？3对其输入信号的电压幅度和输入信号电流有什么要求？4 对其电源有什么限制？8. 试简略讨论 SRAM FPGA、反熔丝FPGA、EEPROM的CPLD的结构特征，并指出:1在相同规模的条件下，哪一种可能的资源利用率最高，为什么？2在相同的逻辑实现条件下，哪一种逻辑实现时的电路时延可估算性最好。为什么？3 在相同的资源利用的条件下，FPGA和CPLD，哪一种复杂逻辑的实现灵活性好,为什么？9. 给出了以下触发器数据：建立时间5ns保持时间2 nstplh时钟同步时12nstphl时钟同步时14ns下列图中的CL_DEL

4、AY为35ns,它与信号变化的方向无关，使电路正常工作的CLOCK信号的最大可能频率是多少？10 .设计一个测试基准测试下面的元件：要求：含简单波形发生器的测试基准。测试基准应当只产生输入信号鼓励。library ieee;use ieee. std_ logic_1164. all;use ieee. std_logic_ un sig ned.all;en tity my_comp isport (clk, reset n,a, b: in std_logic;c, d: in std_logic_vector(2 dow nto 0);ql, q2: out std_logic;q3:

5、out std_logic_vector (5 dow nto 0);en d;architecture rtl of my_comp istype state_type is (s0, sl, s2);sig nal state: state_type sig nal q3_b: std_ logic_vector(5 dow nto 0);beginq3 = q-b;q3_b= c *d;process (clk, reset n)beginif reset n= O the nstate .= s0;ql = O;q2 if a=l the nstate = sl;end if;ql =

6、 1;q2 if b=0 the nstate = s2; end if; ql = 0; q2 state = s0; ql = 0; q2 state= sO; q1 = 1; q2=O ;end case; end if ;end process; end;11. 用 VHDL 设计一个按键防抖动电路 .上机试题1. 用VHDL设计一个将频率降低 3倍的分频器，其输出信号clk3不会产生“毛刺。2. 用VHDL设计一个具有唯一二进制输人X和二进制输出Z的Moore序列检测器，当且仅当最后4个输人为1101或0110时Z的输出为逻辑1。下面是采样的输人输出序列：X 1101， 1011，

7、0100， 0110， 100Z 0000，1011，0110，0000，1100注意输出1在被检测序列后延迟一个时钟周期产生。3. 设计一个标准键盘接口电路，系统结构如图：/RDD0D1D2D3D4D5D6D7A0/CSClockFS/RD :读信号D0D7 :双向数据线A0 :地址线0时选择数据存放器，1选择状态存放器/CS:片选信号Clock :时钟FS:状态信号，表示缓冲区中已接收了键盘字符。键盘接口信号：10位为一帧，包括：1位起始位低电平，7位数据位，1位偶校验位，1 位停止位高电平。当且仅当有数据时才有时钟信号。数据帧可能连续或间断。接受数据 需要串并转换、状态指示、校验检测、数据帧完整性检测、丢帧检测前帧未读取时，又接 收了后一帧