实验一ttl集成逻辑门的参数测试 - 触发器及其应用

1、实验七 触发器及其应用一、实验目的1、了解触发器构成方法和工作原理。2、熟悉各类触发器的功能和特性。3、熟悉触发器之间相互转换的方法。4、掌握和熟练的应用各种集成触发器。5、学习简单时序逻辑电路的分析和检验方法。二、实验原理触发器是一个具有记忆功能的二进制信息存储器件，是组成时序电路的最基本单元，也是数字电路中另一种重要的单元电路，它在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路组成的触发器。按其逻辑功能分，有R-S触发器，JK触发器，D触发器，T触发器，T触

2、发器等。1、集成触发器（1）集成D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为：Qn+1 = D，输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。表3.7.1 74LS74功能表74LS74是上升沿触发的双D触发器，其引脚排列见图。74LS74的逻辑功能表见表。输 入输 出DDCPDQn1n10110100100111101100111Qnn图引脚排列注： 任意态 高到低电平跳变 低到高电平跳变Qn（Qn ） 现态 Qn+1（Qn+1 ）

3、 次态 不定态（2）集成JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。双下降沿JK触发器74LS112，在时钟脉冲CP的后沿（负跳变）发生翻转，它具有置0、置1、计数和保持功能。74LS112引脚排列如图。功能如表所示。 JK触发器的状态方程为J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与为两个互补输出端。通常把 Q0、的状态定为触发器“0”状态；而把Q1、定为“1”状态。JK触发器常被用作缓冲存储器，移位寄存器和表3.7.2 74LS112功能表计数器。输 入输 出DDCPJKQn+1n+10

4、1101001001100Qnn1110101101011111nQn11Qnn图引脚排列JK触发器、D触发器一般都有异步置位、复位端，作用是预置触发器初态。当不使用时，必须接高电平（或接到电源+5V上），不允许悬空，否则容易引入干扰信号，使触发器误动作。（3）T触发器和T触发器T触发器具有计数和保持功能，T触发器具有计数功能，它们可以通过D触发器或JK触发器转换来实现。D触发器的D端与端相连即构成T触发器，在时钟脉冲CP的前沿（正跳变）发生翻转。利用下降沿JK触发器在其JK两端都接1时即成为T触发器，在时钟脉冲CP的后沿（负跳变）发生翻转。 2、触发器的功能转换表3.7.3 触发器的功能转换

5、表在集成触发器的产品中，每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。即要用一种类型触发器代替另一种类型触发器，这就需要进行触发器的功能转换。转换方法见表。原触发器转 换 成T触发器T触发器D触发器JK触发器RS触发器D触发器JK触发器J=S，K=R约束条件：SR=0RS触发器 4、触发器的应用（1）用触发器组成计数器。触发器具有0和1两种状态，因此用一个触发器就可以表示一位二进制数。如果把n个触发器串起来，就可以表示n位二进制数。对于十进制计数器，它的十个数码要求有十个状态，要用四位二进制数来构成。如图是由D触发器组成的四位异步二进制加法计数器。C11DC

6、11DC11DC11DCPRDSDQ0Q1Q2Q3FF0FF1FF2FF3图 D触发器组成的四位异步二进制加法计数器（2）用触发器组成移位寄存器。不论哪种触发器都有两个互相对立的状态“1”和“0”，而且在触发器翻转之后，都能保持原状态，所以可把触发器看作一个能存一位二进制数的存储单元，又由于它只是用于暂时存储信息，故称为寄存器。以移位寄存器为例，它是一种由触发器链形连接构成同步时序电路，每个触发器的输出连到下一级触发器的控制输入端，在时钟脉冲的作用下，将存储在移位寄存器中的信息逐位地左移或右移。下面是一种由D触发器构成的单向移位寄存器，如图所示。可把信号从串入端输入，在时钟脉冲CP的作用下，按

7、高位先入、低位后入的顺序进行。这种电路有两种输出方式，即串出和并出，取输出位置是不一样的，应特别注意。CPRDSDFF0FF1FF2FF31DC11DC11DC11DC1串入串出并出图 用D触发器构成的单向移位寄存器三、实验仪器与器材1、THD-4型数字电路实验箱2、GOS-620示波器3、器材：74LS112 双下降沿JK触发器 74LS74 双上升沿D触发器四、实验内容与步骤1、集成JK触发器的逻辑功能测试（1）测试D 、D的复位、置位功能在双下降沿JK触发器74LS112上任取一只JK触发器，D、D、J、K端接逻辑开关输出插口，CP端接单次脉冲源，Q、端接至逻辑电平显示输入插口。要求改变

8、D，D（J、K、CP处于任意状态），并在D0（D1）或D0（D1）作用期间任意改变J、K及CP的状态，观察Q、状态。自拟表格并记录之。 （2）测试JK触发器的逻辑功能测试按表的要求改变J、K、CP端状态，观察Q、状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿（即CP由10），记录之。 （3）将JK触发器的J、K端连在一起，构成T触发器。在CP端输入1HZ连续脉冲，观察Q端的变化。在CP端输入1KHZ连续脉冲，用双踪示波器观察CP、Q、端波形，注意相位关系，描绘之。 表 JK触发器的逻辑功能测试表 J KCP表3.7.5 D触发器的逻辑功能测试表Qn1Qn0Qn10 001100 101

9、101 001101 10110DCPQn1Qn0Qn100110101102、集成D触发器的逻辑功能测试 （1）测试D 、D的复位、置位功能测试方法同实验内容1、（1），自拟表格记录。 （2）测试D触发器的逻辑功能按表要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由01），记录之。 （3）将D触发器的端与D端相连接，构成T触发器。 测试方法同实验内容1、（3），记录之。3、触发器的应用（1）用触发器组成双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率相同、相位不同。分析电路工作原理，并按图

10、所示电路在实验箱上接线，用双踪示波器同时观察CP、CPA；CP、CPB及CPA、CPB波形，并描绘之。 图 双相时钟脉冲电路（2）用触发器组成计数器按图所示电路，用Multisim8进行仿真，分析仿真结果。并按图6.3所示电路在实验箱上接线，首先将Q3Q2Q1Q0置成0000，然后依次加入16个CP脉冲，将观察到的Q3Q2Q1Q0的状态填入自拟表格中，说明其功能。（3）用触发器组成数值比较器如图用JK触发器组成的电路。在Cr端执行清“0”后，串行送入A和B两数（先送高位），输出端即可表明两数A、B的大小。将观察结果记入表中。说明功能。JC1K JC1K 111Y（AB）Y（A=B）Y（AB）CrABCPQQQQRDRD图 用JK触发器构成的数值比较器 表 用JK触发器构成的数值比较器测试表输 入输 出Cr A B CPY（AB） Y（A=B） Y（AB）1 0 0 1