【2019年整理】基于FPGA的SPI接口设计-徐慧军

1、基于ISE的SPI接口的仿真设计一、SPI介绍SPI 总线系统是一种同步串行外设接口，它可以使MCU 与各种外围设备以串行方式进行通信以交换信息。外围设置FLASHRAM 、网络控制器、 LCD 显示驱动器、 A/D 转换器和 MCU 等。 SPI 总线系统可直接与各个厂家生产的多种标准外围器件直接接口，该接口一般使用 4 条线：串行时钟线（ SCK ） 、主机输入/从机输出数据线MISO 、 主机输出 /从机输入数据线MOST 和低电平有效的从机选择线SS（有的SPI接口芯片带有中断信号线INT或INT、有的SPI接口芯片没有主机输出 /从机输入数据线MOSI） 。SPI 的通信原理很简单，

2、 它以主从方式工作， 这种模式通常有一个主设备和一个或多个从设备，需要至少4 根线，事实上3 根也可以（单向传输时） 。也是所有基于SPI的设备共有的，它们是SDI （数据输入），SDO （数据输出），SCK（时钟） ， CS （片选） 。（1） MOSI -主设备数据输出，从设备数据输入（2） MISO -主设备数据输入，从设备数据输出（3） SCLK -时钟信号，由主设备产生（4） CS -从设备使能信号，由主设备控制其中 CS 是控制芯片是否被选中的， 也就是说只有片选信号为预先规定的使能信号时（高电位或低电位） ，对此芯片的操作才有效。这就允许在同一总线上连接多个 SPI 设备成为可能

3、。接下来就负责通讯的 3 根线了。 通讯是通过数据交换完成的， 这里先要知道SPI 是串行通讯协议，也就是说数据是一位一位的传输的。这就是SCK 时钟线存在的原因，由 SCK 提供时钟脉冲， SDI ， SDO 则基于此脉冲完成数据传输。数据输出通过SDO 线， 数据在时钟上升沿或下降沿时改变， 在紧接着的下降沿或上升沿被读取。完成一位数据传输，输入也使用同样原理。这样，在至少8次时钟信号的改变（上沿和下沿为一次） ，就可以完成8 位数据的传输。要注意的是， SCK 信号线只由主设备控制，从设备不能控制信号线。同样，在一个基于 SPI 的设备中，至少有一个主控设备。这样传输的特点：这样的传输方

4、式有一个优点， 与普通的串行通讯不同， 普通的串行通讯一次连续传送至少8 位数据，而SPI 允许数据一位一位的传送，甚至允许暂停，因为 SCK 时钟线由主控设备控制，当没有时钟跳变时，从设备不采集或传送数据。也就是说，主设备通过对SCK 时钟线的控制可以完成对通讯的控制。SPI 还是一个数据交换协议：因为SPI 的数据输入和输出线独立，所以允许同时完成数据的输入和输出。不同的 SPI 设备的实现方式不尽相同，主要是数据改变和采集的时间不同，在时钟信号上沿或下沿采集有不同定义，具体请参考相关器件的文档。在点对点的通信中， SPI 接口不需要进行寻址操作，且为全双工通信，显得简单高效。 在多个从设

5、备的系统中， 每个从设备需要独立的使能信号， 硬件上比I2C 系统要稍微复杂一些。二、 SPI 工作模式SPI由工作方式的不同，可分为两种模式：主模式和从模式(1) 主模式将Master的数据传送给Slave , 8位数据传送，传送完毕，申请中断，如图 所示：SPI工作主模式(2)从模式此时，从控制器从SIMO引脚接收串行数据并把数据移入自身移位寄存器的 最低位或最高位。要注意的是，其是在主控制器输出时钟SCLK勺控制下，在SCLK 的上升沿或者下降沿读出一个数据输出给主设备。其传播模型如下图所示：SPI工作从模式须注意的是，主设备可以再在任意时亥I起动数据发送，因为它控制着SCLK信号，而在

6、从模式下，从控制器要发送数据，必须要用先设置片选信号以确保使 能端CS输入允许。三、SPI传输模式SPI的工作模式分为主模式和从模式，二者都需要在 SCK的作用下才能工 作；但主模式不需要CS信号，而从模式必须在CS信号有效的情况下才能完成。 不论是在主模式下还是在从模式下， 都要在时钟极性(CPOL和时钟相位(CPHA 的配合下才能有效地完成一次数据传输。 其中，时钟极性表示时钟信号在空闲时 的电平；时钟相位决定数据是在 SCK的上升沿采样还是下降沿采样。根据时钟 极性和时钟相位的不同组合，可以得到 SPI总线的4种工作模式，如图所示：播入数墉采样时刻.： ?nSPI四种传输模式（1） SP

7、I0模式下的CPOL为0, SCK勺空闲电平为低；CPHA为0,数据在 串行同步时钟的第一个跳变沿（由于 CPOL为低，因此第1个跳变沿只能为上 升沿）时数据被采样。（2） SPI1模式下的CPOL也为0, SCK勺空闲电平为低；但是 CPHA为1, 数据在串行同步时钟的第二个跳变沿（由于 CPOL为低，因此第2个跳变沿只 能为下降沿）时数据被采样。（3） SPI2模式下的CPOL为1, SCK勺空闲电平为高；CPHA为0,数据在 串行同步时钟的第1个跳变沿（由于CPOL为高，因此第1个跳变沿只能为下 降沿）时数据被采样。（4） SPI3模式下的CPOL为1, SCK勺空闲电平为高；CPHA为

8、1,数据在 串行同步时钟的第 2个跳变沿（由于CPOL为高，因此第1个跳变沿只能为 上升沿）时数据被采样。在上述4种模式中，使用的最为广泛的是 SPI0和SPI3方式。由于每一种 模式都与其他三种不兼容，因此为了完成主、从设备间的通讯，主、从设备的 CPOL和CPHA必须有相同的设置。读者需要注意的是：如果主设备/从设备在SCK±升沿发送数据，则从设备/主设备最好在下降沿采样数据；如果主设备/从 设备在SCKF降沿发送数据，则从设备/主设备最好在SCKt升沿采样数据。四、SPI协议SPI接口是一种事实标准，并没有标准协议，大部分厂家都是参照Motorola的SPI接口定义来设计的，但

9、正因为没有确切的版本协议，不同厂家产品的SPI接口在技术上存在一定的差别，容易引起歧义，有的甚至无法互联（需要用软件 进行必要的额修改）。本次设计基于一种使用较为普遍的协议来进行设计，通过 简单协议来理解并设计SPI接口功能。SPI协议是一个环形总线结构，其时序其实比较简单，主要是在时钟脉冲 SCK的控制下，两个双向移位寄存器 SPI数据寄存器数据 进行数据交换。我们 假设主机的8位寄存器SPIDATA1内的数据是10101010,而从机的8位寄存 器SPIDATA2内的数据是01010101,在上升沿的时候发送数据，在下降沿的时 候接收数据，最高位的数据先发送，主机和从机之间全双工通信，也就

10、是说两个 SPI接口同时发送和接收数据，如图所示。从图中我们也可以看到，SPIDATA移位寄存器总是将最高位的数据移出，接着将剩余的数据分别左移一位，然后将接 收到得数据移入其最低位。MSBSPIDATA2LSB如图所示，当第一个上升沿来的时候，SPIDATA1将最高位1移除，并将所 有数据左移1位，这时MOSI线为高电平，而SPIDATA2W最高位0移出，并 将所有数据左移1位，这样MISO线为低电平。然后当下降沿到来的时候，SPIDATA俏锁存MISO线上的电平，并将其移入其最低位，同样的，SPIDATA第 锁存MOSI线上的电平，并将其移入最低位。经过 8个脉冲后，两个移位寄存 器就实现

11、了数据的交换，也就是完成了一次SPI的时序。10101010101010101010101010101010500 -BI 吧?3-¥口 miputkrig con ten Esfirm prevQJt mmimndk¥YLM9364-D outpirtlng EXfiEenl9 from wrfieMarSlb BSLK"手"wfTta' bN ( j tEVIDE fldttaSS bil (0| sh ihtl rEQQleFKddP 4 wnd M v-afije 招 X frnrian五、仿真实现SPI时序图如下图所示:11G谢1nj

12、I I T I I 1 下图是基于Xilinx的Spartan-3E平台采用Verilog语言编译仿真后的SPI接口 时序图：THck也皿曲：打IDIDXGia% . . U % m IK Q电 iPlda> 跑 FERimtM qODDOD0OOI1U4 SOT师。扁方|5Ltt w , i i i 1 i i i i加QI , i i 1 1 1 1 i ri 1川0u , i ri i d 1) i l i440 ospaa u , ii t i EM "i i 1 i ii b 1 h 1 i i 1-Lj-Ln_n_L_TT_rLjn_n_Hi r1L_TT_rhrr

13、TT_rT_rT_rL-L -1!n_jdrLL_jB_ji_r1 Ei:jTrLTLrLnTLTLrLTLnTLTLTLrLnjLrLTLrLnTLTLTrvLrirLrLrLrLruumrLruumr10L卜'-XL 45kMe DS附录Verilog源代码如下所示：'timescale 1ns / 1ps/ Company:/ Engineer:/ Create Date:00:34:32 0409/2013/ Design Name:/ Module Name:spi/ Project Name:/ Target Devices:/ Tool versions:/ De

14、scription:/ Dependencies:/ Revision:/ Revision 0.01 - File Created/ Additional Comments:/module spi(rst,clk,rd,wr,datain,spics,spiclk,spido,spidi,dataout );inputrst;置位信号，低有效inputclk;时钟信号inputrd;接收数据命令inputwr;/发送数据命令inputspidi;/spi数据输入信号input 7:0 datain;/ 发送数据输入output spics;/spi 片选信号output spiclk;/sp

15、i 时钟信号output spido; /spi 数据输出信号output 7:0 dataout; / 接收数据输出reg spics;reg spiclk;reg spido;reg 7:0 dataout,dstate,dsend,dreceive; /cntreg 1:0 spistate;parameter idle = 2'b00;parameter send_data = 2'b01;parameter receive_data = 2'b10initialbegin spics spiclk spidoend<= 1'b1;<= 1&

16、#39;b1;<= 1'b1;always(posedge clk)beginif(!rst)beginspistate <= idle;spics<= 1'b1;spiclk <= 1'b1;spido<= 1'b1;dstate <= 8'd0;endelsebegincase(spistate)2'b00:beginif(wr=1'b0)&&(rd=1'b1) / 发送数据转换beginspistate <= send_data;dstate <= 8'

17、d0;dsend <= datain;endelseif(wr=1'b1)&&(rd=1'b0) / 接 收 数 据转换beginspistate <= receive_data;dstate <= 8'd0;endelsebeginspistate <= idle;dstate <= 8'd0;endend2'b01: / 发送数据状态begincase(dstate)8'd0:/ 产生片选信号beginspics<= 1'b0;spiclk <= 1'b1;spido&

18、lt;= 1'b1;dstate <= 8'd1;end8'd1:beginspics<= 1'b0;spiclk <= 1'b1;spido<= 1'b1;dstate <= 8'd2;end8'd2:beginspics<= 1'b0;spiclk <= 1'b0;spido<= 1'b1;dstate <= 8'd3;end8'd3:beginspics<= 1'b0;spiclk <= 1'b1;spi

19、do<= dsend7; / 发送数据最高位dstate <= 8'd4;end8'd4:beginspics<= 1'b0;spiclk <= 1'b0;spido<= dsend7;dstate <= 8'd5;end8'd5:beginspics<= 1'b0;spiclk <= 1'b1;spido<= dsend6;dstate <= 8'd6;end8'd6:beginspics<= 1'b0;spiclk <= 1'

20、;b0;spido<= dsend6;dstate <= 8'd7;end8'd7:beginspics<= 1'b0;spiclk <= 1'b1;spido<= dsend5;dstate <= 8'd8;end8'd8:beginspics<= 1'b0;spiclk <= 1'b0;spido<= dsend5;dstate <= 8'd9;end8'd9:beginspics<= 1'b0;spiclk <= 1'b1

21、;spido<= dsend4;dstate <= 8'd10;end8'd10:beginspics<= 1'b0;spiclk <= 1'b0;spido<= dsend4;dstate <= 8'd11;end8'd11:beginspics<= 1'b0;spiclk <= 1'b1;spido<= dsend3;dstate <= 8'd12;end8'd12:beginspics<= 1'b0;spiclk <= 1'

22、;b0;spido<= dsend3;dstate <= 8'd13;end8'd13:beginspics<= 1'b0;spiclk <= 1'b1;spido<= dsend2;dstate <= 8'd14;end8'd14:beginspics<= 1'b0;spiclk <= 1'b0;spido<= dsend2;dstate <= 8'd15;end8'd15:beginspics<= 1'b0;spiclk <= 1&

23、#39;b1;spido<= dsend1;dstate <= 8'd16;end8'd16:beginspics<= 1'b0;spiclk <= 1'b0;spido<= dsend1;dstate <= 8'd17;end8'd17:beginspics<= 1'b0;spiclk <= 1'b1;spido<= dsend0;dstate <= 8'd18;end8'd18:beginspics<= 1'b0;spiclk <=

24、 1'b0;spido<= dsend0;dstate <= 8'd19;end8'd19:beginspics<= 1'b1;spiclk <= 1'b1;spido<= 1'b1;dstate <= 8'd20;end8'd20:beginspics<= 1'b1;spiclk <= 1'b1;spido<= 1'b1;dstate <= 8'd0;spistate <= idle;enddefault:beginspics<

25、;= 1'b1;spiclk <= 1'b1;spido<= 1'b1;spistate <= idle;end endcase end2'b10:/ 接收数据状态begincase(dstate) / 片选信号有效8'd0:beginspics<= 1'b0;spiclk <= 1'b1;spido<= 1'b1;dstate <= 8'd1;end8'd1:beginspics<= 1'b0;spiclk <= 1'b1;spido<=

26、 1'b1;dstate <= 8'd2;end8'd2:beginspics<= 1'b0;spiclk <= 1'b0;spido<= 1'b1;dstate <= 8'd3;end8'd3:beginspics <= 1'b0;spiclk <= 1'b1;dstate <= 8'd4;end8'd4:beginspics <= 1'b0;spiclk <= 1'b0;/ 下降沿数据读取dreceive7 <=s

27、pidi; / 接收数据 最高位dstate <= 8'd5;end8'd5:beginspics <= 1'b0;spiclk <= 1'b1;dstate <= 8'd6;end8'd6:beginspics <= 1'b0;spiclk <= 1'b0;dreceive6 <=spidi;dstate <= 8'd7;end8'd7:beginspics <= 1'b0;spiclk <= 1'b1;dstate <= 8

28、9;d8;end8'd8:beginspics <= 1'b0;spiclk <= 1'b0;dreceive5 <=spidi;dstate <= 8'd9;end8'd9:beginspics <= 1'b0;spiclk <= 1'b1;dstate <= 8'd10;end8'd10:beginspics <= 1'b0;spiclk <= 1'b0;dreceive4 <=spidi;dstate <= 8'd11;end8

29、'd11:beginspics <= 1'b0;spiclk <= 1'b1;dstate <= 8'd12;end8'd12:beginspics <= 1'b0;spiclk <= 1'b0;dreceive3 <=spidi;dstate <= 8'd13;end8'd13:beginspics <= 1'b0;spiclk <= 1'b1;dstate <= 8'd14;end8'd14:beginspics <= 1

30、'b0;spiclk <= 1'b0;dreceive2 <=spidi;dstate <= 8'd15;end8'd15:beginspics <= 1'b0;spiclk <= 1'b1;dstate <= 8'd16;end8'd16:beginspics <= 1'b0;spiclk <= 1'b0;dreceive1 <=spidi;dstate <= 8'd17;end8'd17:beginspics <= 1'b

31、0;spiclk <= 1'b1;dstate <= 8'd18;end8'd18:beginspics <= 1'b0;spiclk <= 1'b0;dreceive0 <=spidi;dstate <= 8'd19;end8'd19:beginspics <= 1'b0;spiclk <= 1'b0;spido <= 1'b1;dstate <= 8'd20;dataout <=dreceive;end8'd20:/ 片 选beginspics <= 1'b1;信号无效spiclk <= 1'b1;spido <= 1'b1;dstate <= 8'd0;spistate <=idle;endendcaseenddefault:beginspics<= 1'b1;spiclk <= 1'b1;spido<= 1'b1;spistate <= idle;en