对于单总线的CPU结构

1、Assignment V & VI1. 对于单总线的CPU结构，写出执行以下带有间接访存寻址方式的指令的执行过程。(1) ADD R1,(mem)(2) STORE (mem),R12. 在单总线的CPU结构中，如果加法指令中的第二个地址码有寄存器寻址、寄存器间接寻址和存储器间接寻址这三种寻址方式，并在指令中用代码表示指令的寻址方式，即该指令可实现如下功能：(1) ADD R1,R2; R1+R2R1(2) ADD R1,(R2); R1+(R2)R1(3) ADD R1,(mem)；R1+(mem) R1试设计执行这条指令的流程图。3. 在单总线CPU结构中有下列指令操作，试画出控制

2、器流程图。ADD R3,R1,R2/R1+R2®R3MOVE R1,R2/ R1® R2MOVE R1,mem/ R1®memMOVE mem,R1/ mem®R1MOVE mem1,mem2/ mem1®mem2JMP #A4. 对于单总线CPU结构，设计一个可实现下列指令操作的硬连线控制器，画出控制器逻辑图并写出各控制信号的逻辑表达式ADD R3,R1,R2LOAD mem,R1STORE mem,R1JMP #A对应上述指令的译码器输出信号分别为add, load, store和jmp。5. 对于上题指令操作，试设计一个采用若干片8位RO

3、M芯片的水平型直接编码的微程序控制器。要求画出微程序控制的框图，写出每条微指令的代码并指出其在ROM中的存储位置以及实现多路转移的方法。假定四条指令的操作码分别为二进制码00、01、10和11，微地址的生成采用增量与断定结合的方式。6. 对于上题指令操作，若采用阵列逻辑实现控制器，试画出控制器的状态转换图。7. 对于下列指令序列：MULTD F0,F6,F4SUBD F8,F0,F2ADDD F2,F10,F2指出指令间的数据相关性。8. 在1个5级指令流水线（IF, ID, EXE, MEM, WB）中执行以下指令序列。流水线中具有检测相关性的硬件，并能停顿指令的EXE阶段以解决相关性问题，

4、允许不相关指令提前进入EXE阶段和以后的阶段，假设每条指令都需经过5个流水阶段，每个流水阶段都只需1个周期，流水线中无相关专用通路。(1) 指出指令序列中的数据相关性；(2) 画出指令流水线的时空图，指出这些指令的执行（EXE）顺序。Sub R1,R0,R5Add R1,R1,R0Addi R2,R5,1mult R4, R1,R0And R6,R2,R0Add R3,R3,R49. 用EIA-232-F异步串行通信方式传送十六进制数A816，数据位为8位，偶校验位为1位，停止位1位，请画出波形图。10. 假设存储器系统采用50MHz时钟，存储器以每周期一个字的速率传输8个字的访问请求，以支持

5、块长为8个字的cache，每字4字节。对于读操作，访问顺序是1个周期接受地址；3个周期延迟；8个周期用于传输8个字。对于写操作，访问顺序是1个周期接受地址；2个周期延迟；8个周期用于传输8个字；3个周期恢复和写入纠错码。对于以下访问模式，求出该存储器的最大带宽：(1) 全部访问为读操作(2) 全部访问为写操作(3) 65%的访问为读操作，35%的访问为写操作11. 对于上题的计算机系统，假定处理器采用写回式cache，每条指令中出现cache失效的概率为，40%的cache失效需要进行写回，其余60%只需要进行读操作，cache失效时CPU需要等待，求平均每条指令中用于处理cache失效的等待

6、时钟周期数。12. 设一个磁盘的平均寻道时间为20ms，传输速率是1MB/s，控制器开销是2ms，转速为每分钟5400转。求读写一个512字节的扇区的平均时间。13. 设磁盘接口的数据传输速率为20MB/s，旋转速度为5400rpm，寻道时间为10ms，每个磁道的容量为64KB，控制器延迟为0.5ms，磁盘采用一个cache存放数据以提高平均访问速度。(1) 求该磁盘在磁盘cache不命中时的访问64KB数据的时间。(2) 求该磁盘在磁盘cache命中时的访问64KB数据的时间，假定cache容量足够并忽略cache的访问时间。(3) 当磁盘cache的命中率为0.8时，求磁盘的平均访问时间。

7、14. 若计算机共有5级中断，中断响应的优先次序从高到低依次是12345，若要将中断的优先次序改为14523，试设计各级中断处理程序的中断级屏蔽位。15. 在一个8级中断的系统中，硬件中断响应从高到低的优先顺序是1®2®3®4®5®6®7®8，设置中断屏蔽寄存器后，中断响应的优先顺序变为1®3®5®7®2®4®6®8，如果CPU在执行一个应用程序时有5、6、7、8级的四个中断同时到达，CPU在按优先顺序处理到第3个中断请求的过程中又有一个3级中断请求到达C

8、PU，试画出CPU响应这些中断的顺序示意图。16. 某计算机CPU有5个中断源D1、D2、D3、D4和D5，硬件的中断优先级从高到低分别是1级、2级、3级、4级和5级。软件设置的中断屏蔽字见下表。每个中断屏蔽字有5位中断屏蔽代码，其中，“0”表示该中断源开放，“1”表示该中断屏蔽源被屏蔽。中断源中断屏蔽字D1 D2 D3 D4 D5D11 0 0 0 0D21 1 0 0 0D31 1 1 0 0D41 1 1 1 1D51 1 1 0 1(1) 当使用屏蔽字时，处理机响应各中断源的中断请求的先后次序是什么？实际上的中断处理次序是什么？(2) 如果D1、D2、D3、D4和D5这5个中断源同时请求中断，画出处理机响应中断请求和实际运行中断服务程序过程的示意图。16. 一个DMA模块采用周期挪用方式从一个速率为9600bps的外围设备向存储器传输字符。CPU读取指令的速率为每秒100万条，每条指令一个字，问DMA模块对于CPU速率的影响有多少？17. 某3