异步计数器EDA实验四

1、姓名：赵佳伟 学号：1002100449一、实验目的l、掌握异步计数器的工作原理；2、用VHDL语言设计异步计数器；3、用结构描述来设计异步计数器及和行为描述相比较。二、实验的硬件要求1、输入：脉冲信号2、输出：LED灯3、主芯片：ALTERA下载板三、实验原理异步计数器的工作原理如下图，通常由于采用异步时钟，工作延时比较大。四、实验内容l、用VHDL语言设计四位异步计数器2、通过仿真或观察波形图验证设计的正确性3、编译下载验证结果五、实验步骤（1）进入windows操作系统，打开MAX+PLUS10.0。1、启动FileProject Name菜单，输入设计项目的名字。点AssignDevi

2、ce菜单，选择器件(本设计全选用EPM7128) 。见图4.1。2、启动菜单FileNew，选择Text Editor file，打开编程编辑器，进行原理图设计输入。 图4.1（2）输入代码构建D触发器代码：图4.2四位异步计数器代码：3、保存单击保存按钮，扩展名为.vhd，本实验中取名为：d_ff.vhd。（3）编译启动MAX+PLUS IICOMPILER菜单，按START开始编译，生成.SOF和.POF等文件，以便硬件下载和编程时调用，同时生成.RPT文件，如图。图4.4（4）仿真 1、创建波形文件：首先，将设计指定为当前项目。创建一个波形文件。选择菜单MAX+PLUSWaveform

3、Editor，打开仿真工具Waveform Editor，或选择新建一个Waveform Editor文件，将创建一个新的无标题波形文件，如图所示：图储存波形文件。选择FileSave As，在File Name框中，输入相应文件名，单击OK按钮存盘。设定时间轴网格大小。选择菜单OptionGrid Size，输入时间间隔（5ns），单击OK按钮。设定时间轴长度。选择菜单FileEnd Time并输入文件的结束时间（1）。2、选择欲仿真的引线端子：选择菜单NodeEnter Nodes Nodes from SNF出现如图所示对话框。也可在窗口空白处右击鼠标，在快捷菜单中，同样选择Enter

4、Nodes Nodes from SNF。在Type框中选中Inputs和Outputs选项，然后单击List按钮。在Available NodesGroups列表中将出现所有的节点，选择所需节点，用右移键将它们移到右边的Selected NodesGroups列表中。这时出现如图所示结果。单击OK按钮完成。图图3、编辑输入节点的仿真波形：将输入节点的某段用鼠标选中（变黑）后，单击左边工具栏的有关按钮，进行设置，实现异步计数和清零的功能。编辑完成后如图所示。图 4、仿真： 保存文件后，在MAX+PLUS II中选择Simulator菜单，出现Simulator对话框，如图所示，单击Start按

5、钮开始仿真，检查正确后，单击“确定”按钮。图5、分析仿真结果所示。经检验是正确的。图（5）管脚的重新分配锁定：启动MAX+PLUSFLOORPLIN EDITOR菜单命令，出现如图所示的画面： 图FLOORPLAN EDITOR显示该设计项目的管脚分配，这是由软件自动分配的。用户可随意改变管脚分配。管脚编辑过程如下（见图）：1按下CURRENT ASSIGNMENTS FLOORPLAN，所有的输出都会出现在UNASSIGNED NODES栏框内。2用鼠标按住某输入输出门名称，并拖到下面芯片的某一管脚上，松开鼠标左键，使完成一个管脚的分配。（6）实验电路板上的连线与真值表设计输出的Q0Q1Q2

6、Q3分别与芯片的8、9、10、11管脚相连，清零端接到74脚，脉冲由83脚接入；用LED来表示输出，将它们与 8、9、10、11管脚相连。真值表：序号clkclrQ0Q1Q2Q30上升沿100001上升沿110002上升沿000003上升沿110004上升沿101005上升沿111006上升沿100107上升沿110108上升沿101109上升沿1111010上升沿1000111上升沿1100112上升沿1010113上升沿1110114上升沿1001115上升沿1101116上升沿1011117上升沿1111118上升沿1000019上升沿1100020上升沿1010021上升沿111002

7、2上升沿10010注意：以上实验电路板上的连线可根据自己对管脚的锁定情况而定。图（7）器件的下载与配置1启动MAX+PLUSPROGRAMMER菜单，出现如图所示对话框。2选择JTAGMULTIDEVICE JIAG CHAIN菜单项。3启动JTAGMULTIDEVICE JTAG CHAIN SETUP菜单项。4点击SELECT PROGRAMMING FILE按扭，选择要下载的.pof文件(对于MAx7000S系列)，然后按ADD加到文件列表中。5如果不能正确下载，可点击DETECT JTAG CHAIN INFO按扭进行测试，查找原因。最后按OK退出。6这时回到图的状态，按CONFIGURE按扭完成下载。 图三、实验总结 l、通过本次试验，学习并了解了MAX+PLUS10.0 Altera CPLD软件开发平台的使用。MAX+PLUS中一个完整的VHDL语言程序通常包含实体、结构体等几个不同的部分组成。2、通过用VHDL语言输入法设计四位异步计数器和通过仿真或观察波形图验证设计的正确性以及编译下载验证结果，熟悉了CPLD软件开发平台VHDL语言输入法设计的使用方法。与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，具有丰富的仿真语句和库函数。3、熟悉了组合逻辑电路设计