第五讲静态CMOS组合逻辑

1、TJICTJU. ASIC Center-Arnold Shi第五讲静态第五讲静态CMOSCMOS组合逻辑电路组合逻辑电路天津大学电信学院电子科学与技术系史再峰TJU. ASIC Center-Arnold Shi引言:组合电路与时序电路组合逻辑电路InOUT组合逻辑电路InOUT状态TJU. ASIC Center-Arnold Shi静态静态CMOSCMOS电路电路v 在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD VDD 或VssVss；v 稳定状态时，门的输出值总是由电路所实现的布尔函数决定；v 不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上v 动态电路形成

2、的门结构简单，速度快，但对噪声更加敏感，设计工作比较复杂TJU. ASIC Center-Arnold Shi上拉和下拉网络上拉和下拉网络VDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPUN 与 PDN 是对偶的网络结构PMOS transistors onlypull-up: 在 VDD 和 F之间提供一条通路 F(In1,In2,InN) = 1NMOS transistors onlypull-down: 在 F和GND 之间提供一条通路F(In1,In2,InN) = 0TJU. ASIC Center-Arnold Shi关于PDN和PUN探讨v

3、一个MOS管可以看作由栅信号控制的开关v PDN由NMOS构成；PUN由PMOS构成。因为NMOS产生“强0”而PMOS器件产生“强1”v NMOS串联相当于“与”逻辑，PMOS串联相当于“或”逻辑；v NMOS并联相当于“或”逻辑，PMOS并联相当于“与”逻辑v 根据De Morgan定理，一个互补的CMOS结构的上拉网络和下拉网络构成对偶结构（dual networks）v 互补的门本质上是反相的，只能实现NAND、NOR、XNOR、NOT等功能，用单独一级实现非反相的布尔函数是不行的v 实现一个具有N个输入的逻辑门需要2N个晶体管TJU. ASIC Center-Arnold Shi阈值

4、损失阈值损失VDDVDD 0PDN0 VDDCLCLPUNVDD0 VDD - VTnCLVDDVDDVDD |VTp|CLSDSDVGSSSDDVGSTJU. ASIC Center-Arnold Shi构成构成PDNv NMOS 串联形成NAND功能v NMOS 并联形成NOR功能ABA BABA + BTJU. ASIC Center-Arnold ShiCMOS NANDABA BABABF001011101110ABTJU. ASIC Center-Arnold ShiCMOS NORABF001010100110A + BABABABTJU. ASIC Center-Arnold

5、Shi互补CMOS复合门OUT = !(D + A (B + C)DABCDABCTJU. ASIC Center-Arnold Shi标准单元的版图设计理念标准单元的版图设计理念1980s1980s信号布线通道VDDGND这个版图实现什么逻辑功能？TJU. ASIC Center-Arnold Shi标准单元设计标准单元设计-1990s-1990sM2没有布线通道VDDGNDM3VDDGNDMirrored CellMirrored CellTJU. ASIC Center-Arnold ShiStandard CellsAOutVDDGNDB2-input NAND gateBVDDATJ

6、U. ASIC Center-Arnold Shi复合门的版图设计复合门的版图设计用棍棒图（Stick Diagrams）表示，不含具体尺寸，只代表晶体管的相对位置TJU. ASIC Center-Arnold ShiOAI21 Logic GraphCABX = !(C (A + B)BACijjVDDXXiGNDABCPUNPDNABCTJU. ASIC Center-Arnold ShiOAI21的两种棍棒图ABCXVDDGNDXCABVDDGND此版图具有连续的扩散区TJU. ASIC Center-Arnold Shi一致的Euler路径jVDDXXiGNDABCABCq为了形成一条

7、连续的扩散区，必须能顺序地访问每一个晶体管，即一个器件的漏区同时是下一个器件的源区.即在电路中必须存在一条Euler路径qEuler路径定义为通过途中所有节点并且只经过每一条边一次的路径q为了在 PUN和PDN网络中栅的顺序相同，其Euler路径必须是一致的，即经过各晶体管顺序一致。TJU. ASIC Center-Arnold ShiEulerEuler路径的识别路径的识别( (一一) )v 对于X=!(AB+CD)逻辑,首先画出电路图BADX = !(AB+CD)ADBCCVDDGNDmpqTJU. ASIC Center-Arnold ShiEulerEuler路径的识别路径的识别( (

8、二二) )v 对于X=!(AB+CD)逻辑,首先画出电路图v 然后根据电路图,PDN的逻辑图,标出各节点,用顶点代表网络节点,用边代表晶体管,每一条边用相应的晶体管的信号来命名;v 把PUN旋转90度,使与PDN形成对偶关系并重叠在一起,标出各节点GNDABCDXpqVDDXmTJU. ASIC Center-Arnold ShiEulerEuler路径的识别路径的识别( (三三) )v 识别PDN的Euler路径，得到晶体管边的顺序v 按照相同的晶体管边的顺序，识别PUN的Euler路径，如果能找到相同的顺序，则版图可以用平行栅结构来实现v Euler路径不是唯一的，可以有许多不同的解GND

9、ABCDXpqXmVDDPDN的Euler顺序是ABCD，并且顶点的顺序是GND-p-X-q-GND可以按一致的Euler顺序ABCD描出PUN，顶点顺序是m-X-m-VDD-mTJU. ASIC Center-Arnold Shi根据Euler路径画出版图v 根据Euler顺序确定栅的排列顺序ABCD,画出4条平行栅，v 画出电源VDD和GND，画出P扩散区和N扩散区v 根据节点顺序，用金属导线连接起各扩散区XABCDVDDGNDPDN顺序: GND -(A)- p - (B)- X - (C)- q - (D)- GNDPUN顺序: m -(A)- X -(B)- m -(C)- VDD

10、-(D)- mTJU. ASIC Center-Arnold Shi练习练习:OAI22 Euler:OAI22 Euler路径路径CABX = !(A+B)(C+D)BADCDVDDXXGNDABCPUNPDNDABCDTJU. ASIC Center-Arnold ShiOAI22 的版图BADVDDGNDCXq有时候有时候,某些表达式没有一致的某些表达式没有一致的Euler路径路径,q比如比如: x = !(a + bc + de) q但是但是x = !(bc + a + de) 可以有一致的可以有一致的Euler路径路径TJU. ASIC Center-Arnold ShiXNOR/X

11、OR 的实现ABA BA BABXNORXORA BABABA Bq尝试用stick示意图画一下版图的实现结构q每一种结构需要几个晶体管?TJU. ASIC Center-Arnold Shi静态静态CMOS的开关模型的开关模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR2TJU. ASIC Center-Arnold Shi复合门的VTC特性:与输入有关ABF= A BABM1M2M3M4CintVGS1 = VBVGS2 = VA VDS10.5/0.25 NMOS0.75 /0.25 PMOSq由于体效应的

12、关系,M2比M1的阈值电压高qVTn2 = VTn0 + (|2F| + Vint) - |2F|)qVTn1 = VTn0DDSSweakerPUNTJU. ASIC Center-Arnold Shi输入对延时的影响v 低至高过渡 两个输入均变为低时 延时为0.69*Rp/2*CL 个输入变为低时 延时为0.69*Rp*CLv 高至低过渡 两个输入同时变为高 延时为0.69*2Rn*CLCLBRnARpBRpARnCintTJU. ASIC Center-Arnold Shi电路仿真的结果A=B=10A=1, B=10A=1 0, B=1time psVoltage (V)输入模式Dela

13、y(PSec)A=B=0167A=1, B=0164A= 01, B=161A=B=1045A=1, B=1080A= 10, B=181NMOS = 0.5m/0.25 mPMOS = 0.75m/0.25 mCL = 100 fFTJU. ASIC Center-Arnold Shi确定晶体管尺寸（Transistor Sizing） CLBRnARpBRpARnCintBRpARpARnBRnCLCint22221144因为PMOS器件的迁移率比NMOS迁移率低，所以尽可能避免PMOS器件堆叠，实现一般逻辑时，利用NAND比NOR实现更好TJU. ASIC Center-Arnold S

14、hi复合门晶体管尺寸的计算复合门晶体管尺寸的计算OUT = D + A (B + C)DABCDABC122244886366TJU. ASIC Center-Arnold Shi关于扇入的考虑关于扇入的考虑DCBADCBACLC3C2C1 分布式RC延时模型 (Elmore delay)tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)传播延时在最坏情况下与扇入数的平方成正比，因此延时迅速加大。接近输出端处的电容影响较大TJU. ASIC Center-Arnold ShiNAND门的tp是Fan-In的函数tpLHtp (psec)fan-in扇入数大于4的时候，延时剧烈增加

15、，因此必须避免tpHLquadraticlineartpTJU. ASIC Center-Arnold Shi几种门的tp与Fan-Out的关系tpNOR2tp (psec)等效fan-out所有的门都具有相同的驱动电流。tpNAND2tpINV斜率与“驱动强度”有关TJU. ASIC Center-Arnold Shit tp p as a Function of Fan-In and Fan-Out as a Function of Fan-In and Fan-Outv Fan-in: quadratic due to increasing resistance and capacita

16、ncev Fan-out: each additional fan-out gate adds two gate capacitances to CLtp = a1FI + a2FI2 + a3FOTJU. ASIC Center-Arnold Shi高速大扇入复合门的设计技巧（一）高速大扇入复合门的设计技巧（一）v 调整晶体管尺寸 只有当负载以fan-out电容为主时，才有效果。v 逐级加大晶体管尺寸InNCLC3C2C1In1In2In3M1M2M3MNM1 M2 M3 MN (距输出越近，晶体管尺寸越小)大约能减小20%的延时; 但版图设计时比较困难，有时不得不拉开晶体管的距离，使内部电

17、容增加，会抵消掉调整尺寸所得TJU. ASIC Center-Arnold Shi高速大扇入复合门的设计技巧（二）高速大扇入复合门的设计技巧（二）v 重排晶体管的顺序,关键路径靠近输出端C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcritical pathcritical pathcharged101chargedcharged1延时由 CL, C1 and C2全部放电时间决定延时仅由 CL放电时间决定1101chargeddischargeddischargedTJU. ASIC Center-Arnold Shi高速大扇入复合门的设计技巧（三）高速

18、大扇入复合门的设计技巧（三）v 重构逻辑结构F = ABCDEFGHTJU. ASIC Center-Arnold Shi高速大扇入复合门的设计技巧（四）高速大扇入复合门的设计技巧（四）v 在输出端与负载之间插入缓冲链CLCLTJU. ASIC Center-Arnold Shi高速大扇入复合门的设计技巧（四）高速大扇入复合门的设计技巧（四）v 减小电压摆幅 延时可以线性减小 同时能降低功耗v 但是下一级的门延时会更慢v 在接收端使用敏感量放大器来恢复电平（常用于存储器设计中）。tpHL = 0.69 (3/4 (CL VDD)/ IDSATn ) = 0.69 (3/4 (CL Vswing

19、)/ IDSATn )TJU. ASIC Center-Arnold ShiBuffer ExampleBuffer ExampleNiiiifgpDelay1For given N: Ci+1/Ci = Ci/Ci-1To find N: Ci+1/Ci 4How to generalize this to any logic path?CLInOut12N(in units of tinv)TJU. ASIC Center-Arnold Shi逻辑努力(Logical Effort)/11000fgpttftCCtDelaypppgextp反相器tp 本征延时 g 逻辑努力 (kRunit

20、Cunit)f 等效扇出，定义为外部负载与输入电容的比p _ 复合门与反相器的本征延时的比值对反相器而言: ginv =1, pinv = 1Divide everything by tinv(每一个都按反相器的延时 tinv作单位来测量)g = 1，自载系数.TJU. ASIC Center-Arnold Shi逻辑门的延时逻辑门的延时逻辑门延的时:d = h + peffort 延时本征延时Effort delay:h = g flogical effort等效扇出Logical effort 表示一个门与一个反相器提供相同的输出电流时它所表现的输入电容比标准反相器尺寸大的程度，与结构和尺

21、寸均有关等效扇出（electrical effort）是负载门的尺寸的函数TJU. ASIC Center-Arnold Shi部分门的部分门的Logical EffortLogical Effortg = 1g = 4/3g = 5/3BAABFVDDVDDABABFVDDAAF1222221144Inverte r2-input N A N D2-input N O RTJU. ASIC Center-Arnold Shi部分门的部分门的Logical EffortLogical EffortFrom Sutherland, SproullTJU. ASIC Center-Arnold S

22、hiLogical Effort of GatesLogical Effort of Gates扇出 (h) 归一化的延时 (d)t1 23 4 5 6 7 pINVtpNANDF(Fan-in)g = 1p = 1d = h+1g = 4/3p = 2d = (4/3)h+2TJU. ASIC Center-Arnold ShiLogical Effort of GatesLogical Effort of GatesIntrins i c DelayEffortDelay12345Fanoutf12345Inverte r :g = 1;p = 12-input N A N D :g =

23、4/3;p = 2Normali z e d D el ayTJU. ASIC Center-Arnold Shi逻辑门的分支努力逻辑门的分支努力(Branching Effort)(Branching Effort)TJU. ASIC Center-Arnold Shi逻辑门的门努力逻辑门的门努力(Gate Effort)(Gate Effort)路径分支努力B门努力h(Gate effort)路径逻辑努力G(path logical effort) 总路径努力HGFBfghHgGfghbBiiNiNiNiN1111TJU. ASIC Center-Arnold Shi多级电路多级电路TJU

24、. ASIC Center-Arnold Shi举例举例 ： 8-input AND8-input ANDTJU. ASIC Center-Arnold Shi逻辑努力的计算方法v 计算总路径努力: H = GBFv 找到最优的级数 N log4Fv 计算每一级的逻辑努力 f = F1/Nv 根据级数计算每一级的路径v 用以下公式计算每一级的扇入和扇出: Cin = Cout*g/fReference: Sutherland, Sproull, Harris, “Logical Effort, Morgan-Kaufmann 1999.TJU. ASIC Center-Arnold ShiEx

25、ample:Example:优化路径优化路径Effective fanout, F =G = H =h =a =b = 1abc5g = 1f = ag = 5/3f = b/ag = 5/3f = c/bg = 1f = 5/cTJU. ASIC Center-Arnold ShiExample:Example:优化路径优化路径1abc5g = 1f = ag = 5/3f = b/ag = 5/3f = c/bg = 1f = 5/cEffective fanout, F = 5G = 25/9H = 125/9 = 13.9h = 1.93a = 1.93b = ha/g2 = 2.23

26、c = hb/g3 = 5g4/f = 2.59TJU. ASIC Center-Arnold ShiExample: Optimize PathExample: Optimize Path 1 a b c 5 Effective fanout, H = 5G = 25/9F = 125/9 = 13.9f = 1.93a = 1.93b = fa/g2 = 2.23c = fb/g3 = 5g4/f = 2.59g1 = 1g2 = 5/3g3 = 5/3g4 = 1TJU. ASIC Center-Arnold Shi关于关于logical effortlogical effort总结总结

27、TJU. ASIC Center-Arnold Shi有比逻辑有比逻辑目的: 与互补CMOS相比可以减少器件的数目TJU. ASIC Center-Arnold Shi有比逻辑有比逻辑VDDVSSPDNIn1In2In3FRLLoadResistive共N 个晶体管+ 负载 VOH = VDD VOL = RPNRPN + RL不对称响应 有静态功耗 tpL= 0.69 RLCLTJU. ASIC Center-Arnold Shi有源负载有源负载VDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNDepletionLoadPMOSLoaddepletion lo

28、ad NMOSpseudo-NMOSVT 0TJU. ASIC Center-Arnold Shi伪伪NMOS逻辑逻辑VDDABCDFCLVOH = VDD (similar to complementary CMOS)knVDDVTnVOLVOL22-kp2- VDDVTp2=VOLVDDVT11kpkn-(assuming that VTVTnVTp)=SMALLER AREA & LOAD BUT STATIC POWER DISSIPATION!较小的面积和（对驱动器的）负载效应，但有静态功耗类似于互补CMOSTJU. ASIC Center-Arnold Shi伪伪NMOSN

29、MOS的的VTCVTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin VVout VW/Lp = 4W/Lp = 2W/Lp = 1W/Lp = 0.25W/Lp = 0.5在性能、功耗噪声容限之间综合考虑TJU. ASIC Center-Arnold Shi伪PMOSPMOS逻辑TJU. ASIC Center-Arnold Shi差分级联电压开关逻辑差分级联电压开关逻辑VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2Differential Cascode Voltage Switch Logic (DCVSL)TJU. ASIC

30、Center-Arnold ShiDCVSLDCVSL特点特点n静态逻辑：互补NMOS下拉管，交叉连接PMOS上拉管n负载：仅一个PMOS管，具有伪NMOS 优点n差分型：同时要求正反输入，面积大，但在要求互补输出或两个下拉网络能共享时比较有利nDCVSL比通常的CMOS逻辑慢（因Latch 反馈作用有滞后现象，但在特定情况下很快，例如存储器纠错逻辑的XOR 门）n无静态功耗，但有较大的翻转过渡（Cross-over）电流TJU. ASIC Center-Arnold ShiDCVSL ExampleBAABBBOutOutXOR-NXOR gateTJU. ASIC Center-Arnol

31、d ShiDCVSL DCVSL 的瞬态响应的瞬态响应00.20.40.60.81.0-0.50.51.52.5Time nsVoltage VA BA BA,BA,BTJU. ASIC Center-Arnold Shi传输管逻辑传输管逻辑v 传输管逻辑实现的AND门，需要较少的晶体管实现给定的功能BBAF = AB0TJU. ASIC Center-Arnold ShiN N型器件充电一个节点的响应型器件充电一个节点的响应VDDInOutx0.5m/0.25m0.5m/0.25m1.5m/0.25m00.511.520.01.02.03.0Time nsVoltage VxOutInTJU

32、. ASIC Center-Arnold ShiNMOSNMOS开关开关A = 2.5 VBC = 2.5 VCLA = 2.5 VC = 2.5 VBM2M1Mn阈值电压损失引起下一级逻辑门的静态功耗VB并不上拉至2.5V, 而是2.5V - VTNNMOS的阈值由于体效应而变高TJU. ASIC Center-Arnold ShiNMOSNMOS开关解决方法开关解决方法1 :1 :电平恢复晶体管电平恢复晶体管M2M1MnMrOutABVDDVDDLevel RestorerX优点: X 处（高）电平恢复至全摆幅缺点：恢复晶体管附加了电容，在X 处取电流有比（逻辑）问题，关断时有竞争TJU. ASIC Center-Arnold Shi电平恢复晶体管尺寸的确定电平恢复晶体管尺寸的确定01002003004005000.01.02.0W/Lr =1.0/0.25 W/Lr =1.25/0.25 W/Lr =1.50/0.25 W/Lr =1.75/0.25 Voltage VTime ps3.0电平恢复晶体管尺寸的上限注意传输晶体管下拉电路可能会有几个晶体管堆叠在一起TJU. ASIC Center-Arnold Shi办法办法2 2：采用零阈值管消除阈值损失：采用零阈值管消除阈值损失OutVDD