章时序逻辑电路复习题

1、时序逻辑电路一、选择题：1、相同计数器的异步计数器和同步计数器相比，一般情况下（）A. 驱动方程简单B.使用触发器个数少C.工作速度快D.以上都不对2、n级触发器构成的环形计数器,其有效循环的状态数是（)A. n 个B. 2个C. 4个D. 6个3、下图所示波形是一个(C )进制加法计数器的波形图。试问它有（A ）个无效状态。A. 2；B. 4 ；C. 6 ；D. 124、设计计数器时应选用（）。A.边沿触发器B .基本触发器C同步触发器D施密特触发器5、一块7490十进制计数器中,它含有的触发器个数是（）A. 4 B. 2 C. 1 D. 6& n级触发器构成的扭环形计数器，其有效循

2、环的状态数是（）A. 2n 个 B. n 个 C. 4 个 D. 6 个7、时序逻辑电路中一定包含（）A.触发器 B. 组合逻辑电路C.移位寄存器D. 译码器8、用n个触发器构成计数器，可得到的最大计数长度为（）A. 2 nC.n2 D.n9、 有一个移位寄存器，高位在左，低位在右，欲将存放在其中的二进制数乘上io,则应将该寄存器中的数（）A.右移二位 B. 左移一位 C. 右移二位 D.左移一位10、某时序逻辑电路的状态转换图如下，若输入序列X=1001时，设起始状态为S1,贝瞬俞出序列Z=（）1/1A. 0101.1011 C11、 、一位8421BCD码计数器至少需要（）个触发器A. 4

3、 B. 3C.512、 利用中规模集成计数器构成任意进制计数器的方法有（ABC ）A.复位法 B .预置数法 C .级联复位法13、 在移位寄存器中采用并行输出比串行输出（）。A.快 B.慢 C. 一样快 D.不确定14、 用触发器设计一个24进制的计数器，至少需要（）个触发器。A. 5.4 C D. 315、在下列逻辑电路中，不是组合逻辑电路的有（）A.寄存器B.编码器C.全加器D.译码器16、一个4位移位寄存器可以构成最长计数器的长度是（）。A. 15B.12 C. 817、 有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0,在4个移位脉冲CP作用下，四位数据的移位过程是（）

4、。0000 00001101 10111101 11101111-111118、时钟RS触发器的触发时刻为（）=0期间=1期间上升沿下降沿19、若有一个N进制计数器，用复位法可以构成M进制计数器，则M （ ） N。A. <B. > C.=20、 一个四位二进制码减法计数器的起始值为1001,经过100个时钟脉冲作用之后的值为:（）A. 0101.0100 C D. 1100、填空题:1、某移位寄存器的时钟脉冲频率为100KHZ,欲将存放在该寄存器中的数左移8位，完成该操作的时间为 。（8x 10-5s）2、 利用四位可逆移位寄存器串行输入寄存1100,左移时首先输入数码 ,右移时首

5、先输入数码 。（1 ； 0。）3、 时序逻辑电路在结构上包含 和两部分。（组合逻辑电路；存储电路）4、时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的 还与电路的有关。（输入信号，原状态）5、在同步计数器中，各触发器的 CP输入端应接 时钟脉冲。（统一的）爲Si So工作状态0X X10 0保持10 111 011 1评f亍输出6四位双向移位寄存器 T4194的功能表如表所示。由功能表可知，要实现保持功能，应使 ，当 Rd 1 , S=1，Sd=0 时，电路实现功能。（RD 1， s=S0=o；左移）7、移位寄存器不但可，而且还能对数据进行。（移位，串并转换）8、电路如下图所示，若输入C

6、P脉冲频率为 20KHZ则输出F的频率(5 KHZ)CP图（一）F9、时序逻辑电路按照其触发器是否有统一的时钟控制分为 _时序逻辑电路和时序逻辑电路。（同步、异步）10、某计数器的状态转换图如图所示，试问该计数器是一个进制法计数器，它有个有效状态，个无效状态，该电路 _ 自启动。若用JK触发器组成，至少要个JK触发器。（7;减法；7； 1;能；3）11、 将D触发器的D端与它的端连接，假设Q（t）=0，则经过100个脉冲作用后，它的状态 Q为。（ 0）12、 要构成5进制计数器，至少需要个触发器，其无效状态有 个。（3； 3）13、 利用四位右移寄存器串行输入寄存 1010，清零之后应首先输入

7、 ，当输入三个数码（已发出3个寄存指令）时，电路（触发器自左至右）状态为 。（0；0100）14、组合逻辑门电路在功能上的特点是任何时刻的输出状态直接是由 与电路原来的状态 。而时序电路的输出状态不仅与同一时刻的输入状态有关而且与电路的原状态有关。触发器实质上就是一种功能最简单的 （组合电路还是时序电路）。（当时的输入信号决定；无关；时序电路）15、 是对脉冲的个数进行计数，具有计数功能的电路。（计数器）16、 寄存器的功能是 。例如在计算机中，需要它存储要参加运算的数据。（记 忆多位二进制数）17、 N位二进制计数器可累计脉冲最大数为；构成异步二进制计数器的触发器为触发器；如果由下降沿有效的

8、触发器构成异步二进制加法计数器,其内部联接规律为;单纯四位扭环形移位寄存器最低位触发器的输入端与最高位的端相连。（2n;边沿；前级的Q端接后级的CP端；Q）18、 某移位寄存器的时钟脉冲频率为100KHZ,欲将存放在该寄存器中的数左移 8位,完成该操作的时间为。（ 8X 10-5秒）19、 在各种寄存器中，存放N位二进制数码需要个触发器。（N） 三、判断题：1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态（V ）2、构成一个7进制计数器需要三个触发器。（V ）3、 当时序电路存在无效循环时该电路不能自启动。（V ）4、构成一个7进制计数器需要三个触发器。（V ）5

9、、 当时序电路存在无效循环时该电路不能自启动。（V ）6同步时序电路具有统一的时钟 CP控制。（V ）7、 有8个触发器数目的二进制计数器，它具有 256个计数状态。（V ）8、.N进制计数器可以实现N分频；（V ）9、 寄存器是组合逻辑器件。（ x ）10、 寄存器要存放n位二进制数码时，需要2n个触发器。（x ）11、 3位二进制计数器可以构成模值为23 1的计数器。（ x ）12、十进制计数器最高位输出的周期是输入 CP脉冲周期的10倍。 （V ）13、 寄存器是组合逻辑器件。（x ）14、 寄存器要存放n位二进制数码时，需要2n个触发器。（x ）15、 3位二进制计数器可以构成模值为2

10、3 1的计数器。（x ）16、十进制计数器最高位输出的周期是输入 CP脉冲周期的10倍。 （V ） 四、分析题:1分析如图所示电路，画出Y1,丫2,丫3的波形。YiY2Y2丫3& 丫CP-CP解：解题要点，(1) 列驱动方程及状态方程n 1nJ Q K Q Qn 1 Q(2) 列输出方程CP丫1 =QnY2 = Qn CP丫, = Qn CP(3)画输出波形2、分析下图所示序列发生电路，要求写出的输出序列码。(2套中)Dsr的逻辑函数式，列出状态转换表，写出Z3、如图所示时序电路。写出电路的驱动方程、状态方程，画出电路的状态转换图，说明电路的逻辑功能，并分析该电路能否自启动CPJ0 Q

11、n;Ko Q2解：答题要点（1）电路驱动方程为：Ji Q0; Ki Q0J2 Qin;K2 Qin电路状态方程为:状态图如下:该电路是一个5进制计数器；能自启动。4、分析电路功能，并说明能否自启动CP1、解:答题要点（1）电路驱动方程为:（2）电路状态方程为:JiQ2KiQQin1q2 QinQnQin Q；J 2Q3K2Q3Q2n iQsJ 3Q2Qi K 3QiQrq2 QinQsQin Q31Qin Q； Qin QS状态图如下:可作扭环形计数器（模六），可以自启动。5、下表所示为四位二进制计数器T215的功能表，试分析下图电路所具有的功能。要求画 出状态转换图。CrLDCRCRABCD

12、CD Qc Qb QaiXXXXXXX0 0 0 000XXABCDA B C D0iiXXXX加法计数0iiXXXX减法计数Q Q QcCP >gp+Q Q QT15解:答题要点：这是利用芯片的异步置数端接成的任意进制计数器。列状态转换图:Q 3Q2Q Qo0110不稳定，所以是模 6计数器。&分析下图给出的电路，说明这是多少进制的计数器(b)Y解： (1)答案要点：(a)图中，74LS161I和74LS161H均接成16进制的计数器，两片级联后，禾U用反馈置数法，当计数状态为(5A)H时，LD有效，计数器被置成(00)H,所以计数状态共有91个，构成九十一进制计数器。(2)答

13、案要点:(b)图中，74LS160I接成8进制的计数器，74LS160H接成5进制的计数器，两片级 联后，构成四十进制计数器。7、如图所示时序电路。写出电路的驱动方程、状态方程，画出电路的状态转换图，说明 电路的逻辑功能，并分析该电路能否自启动。CP解:（1）这是一个同步时序逻辑电路的分析问题。先写驱动方程Di = q2 ?q3D2 = QinD3 = Q2n11101110n + 1nnQ1= D1 = Q2 ?Q3再写状态方程Q2n+1 = D2 = Q1nn + 1nQ3= D3 = Q2（2）画状态转换图11101110可见：这是一个可以自启动的模五计数器电路8、分析下图TTL电路实现

14、何种逻辑功能,其中X是控制端,对X=0,X=1分别分析, 假定触发器的初始状态为Q2=1,Q1=1.并判断能否自启动。11101110解: 从图可知,X是控制端，CP是时钟脉冲输入端，该时序电路属于计数器.对其功能分析如下1）时钟方程 CP1=CP2=CP是同步工作方式.111011102）驱动方程J1 XJ2 XQ；K 1Q：,© 1代入特性方程QJK1 JQn KQn中得Qn 1状态方程1 1q2 1（X Q；）Q；（X q：）Q；画状态转换图00011110X=0 时,X=1由状态转换图可知，当X=0时，是同步三进制加法计数器；当X=1时，是同步三进制减法计数器无效状态QQ=1

15、1在上述情况下只需一个 CP就进入有效状态,因而能自启动总之, 该时序逻辑电路是同步三进制可逆计数器，并且能自启动。9、74LS192双时钟同步计数器（十进制），其功能表如表所示。其中CO是进位输出、BO 是借位输出。现用74LS192组成的计数器如图所示，分析是几进制计数器。解：由74LS192功能表可知，计数器是异步复位（高电平有效）和置数（低电平有效）的，它有两个 时钟输入，一个执行加法计数，另一个执行减法计数，有效时钟都是负边沿，分别有负脉冲输出表示进位CO或借位BO。所以图示电路实现预置数1000的减法计数，计数状态进入0000时产生借位信号（BO=0）并异步置数（QQQQ=1000

16、），“0000”为一过渡状态。列出状态转换表状态表17 口CP-01 0 0 010 1 1 120 1 1 030 1 0 140 1 0 050 0 1 11-60 0 1 0状态表如表所示，是一个八进制计数器。10、分析下图所示的时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图，并说明该电路是否能自启动。CPCPCPCPCP解：驱动方程：U Q3n ；nnnD2Qi ； D3Q1 ?Q2输出方程：Y Q/?Q3n状态方程：Q,n状态转换图：逻辑功能：是能够自启动的模 5计数器11、已知逻辑电路图及Co和Ci的波形。试画出输出Q0, Q/勺波形设Q0, Q

17、/勺初始状态均为“ 0”Qi QJ>CQ0 oJ0 > CQQiI CiC1 LrUTLrLTLrULCoQoQi解：驱动方程为:Jo = Ko = iJi = QonKi = i状态方程为:Qin+i?QinAAAA同时，当Q=i时，因置零端有效， Q马上变为i波形如下:C-TTTJUrLTUTLCoQo - i2、一个七段显示译码器驱动显示电路如下，若输入波形如图所示，试确定显示器所显示的数据应如何变化AoIII I ai_-:! _IIIA I 1LAAiAAA解Figure 3AAiA2BCD/7-sega英文教材数beP数I吨了技术0c清华大学电机系唐庆玉d输出数据0 1

18、 4 无定义4 4 4 8 013、试分析下图可变模计数器，CT74161的使能端为S、S2,置位端LD为低电平有效，复位解：(1)先画出状态转移表进行分析。状态转移表为下表所示。(2)由表可得模值M=12状态转移表Q Q Q QLd11111111111 1 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 00五、设计题：1、请用置位法，将T 4161接成五进制计数器。（本题共10分）T4161功能表CPRDLDS1S2工作状态X0XXX清零10XX预置数X1101保持（包括C）注：

19、T4161是四位二进制计数器，QQdQ为输出端，D）,D1,D2,D3为置数输入端，其中D3为高位，D）为低位。解：此题答案不唯一 （1）答案要点：先作出计数器的状态转换图，略。（2）答案要点：确定 D,D1,D2,D3的输入信号，LD和RD端应如何处理，最后画出电路图。2、集成中规模4位同步二进制加法计数器 74161的逻辑符号和功能表如下所示。试用74LS161采用复位法（异步清零）或者置数法（同步置数）实现十二进制计数器。74161同步加法计数器的功能表输入输出说明CPCr LD p t d c b aQ Q 1 Q 2 Q 30X X X X X X XXXXXXXXX保持保持计数异步

20、清零送 数同步置0解一：异步清零法一一解题要点：（1）确定计数状态（5分）解二同步置数法一一解题要点：（1）确定计数状态（5分）图。（5分）CP3、请用集成计数器芯片74LS193构成模10加法计数器。74LS193逻辑符号如图图中QC是进位输出端且QC QDQCQBQAcP ， QD是借位输出端。且QD QD QC QB QA CP。74LS193功能表如表所示。表74LS193功能表一.1 tQaaOr On广出（O为高位+ 1crLOCF-CP+ABcDaaa74lbl93t>PpPP00co<m*)*L00pABcDABca n c5011f羽FfIlli0+ 11甲PM法

21、计整解：构成模10加法计数器。此题答案不唯一，仅供参考。因为计数器模 N=10,所以异步预置状态 M=15- N=5,故预置数据 DCBA=0101 且加法进位输出端 QC与置数端 匚连接。其它输入端接上相应的信号。电路连接图如图所示4、用JK触发器和门电路设计一个同步五进制加法计数器。要求有进位输出端。状态转 换图如图所示。解：解题要点:由状态转换图可得电路的状态方程由状态方程得驱动方程n 1QiQ3Q1Q3Q1n 1 Q2 Q1Q2Q1Q2n 1q3q1q2q3JiKi Q3进位输出 Y Q3画电路图得:CPK2 QiQ1Q2K315、同步十进制可逆计数器192的符号如下图,功能表如表所示。试用Rd端构成6进制加法计数器。CPUCP)RdLd工作状态101加1计数J101不计数101减1计数1J01不计数XX00预置XX1X复位192功能表CPu Q3 Q2 Q1 Q0CPd 192匕 RfD|C|B|A解:由192功能表可知，192即有加法计数，也有减法计数功能。并且有异步清零端和异步预置数端。由6即0110作译码状态，可写出反馈函数Rd=QQ，画出逻辑图。6、用两片74LS161二进制计数器构成40进制计数器，画出电路图。74LS161为同步16进制计数器，它的逻辑图和功能表如下。CR ld CTP CTT CP D D2 D DQ Q2 Q1 Q00XXXXX X