数电部分复习考试题2011.4

1、注：以下为部分复习题，“分析设计题”请认真做课后的习题及实 验。个别复习题有重复，望谅解。个别题可能还会有争议，请同学们 讨论。没讲的不用复习.亠、填空题在数字电路中，常用的计数制除十进制外，还有（）、（）、（）（5E. C）16= （） 2=（）8=（）10= （）8421BCD若1100是2421BCD码的一组代码，则它对应的十进制数是 逻辑代数又称为（）代数。最基本的逻辑关系有（）、（）、三种。常用的几种导出的逻辑运算为（）、（）、（）、（）、（ ）。逻辑代数的三个重要规则是（）、（）、（）。格雷码的特点是相邻两个码组之间有（）位码元不同。逻辑函数F=A+B+cD的反函数F =（逻辑函数

2、F=A （ B+C） 1的对偶函数是（）。用五级D触发器组成的扭环计数器有（）个有效状态。要使JK触发器异步置1,则应使（）为高电平，（）为低电平。J-K触发器在CP脉冲作用下，欲使Qn+1=0,则必须使 A.J=0 K=0B.J=0 K=1C.J=1 K=0D.J=1 K=1按正逻辑体制，与下列真值表相对应的逻辑门应是 A.与门B.或门C.异或门D.与非门输入A B输出F输入A B输出F0 011 010 111 10若1101是2421BCD码的一组代码，则它对应的十进制数是（）。在组合逻辑电路中，若其输出函数表达式满足 F=A+/A或F=（）就可能出现冒险 现象。欲将二进制代完全没看过码

3、翻译成输出信号选用（），欲将输入信号编成二进制代码选用（），欲将数字系统中多条传输线上的不同数字信号按需要选择一个送 到公共数据线上选用（），欲实现两个相同位二进制数和低位进位数的相加运算 选用（）。a 编码器；b 译码器；c.多路选择器；d.数值比较器；e加法器；f触发器；g计数器；h.寄存器TTL与非门存在拉电流负载特性和灌电流负载特性，输出高电平时的负载特性 为（）电流负载特性。集电极开路门英文缩写为（ ）门，工作时必须外加（）和（）、OC门称为门，多个0C门输出 端并联到一起可实现功能。、TTL与非门电压传输特性曲线分为区、区、区、区。一个基本RS触发 器在正常工作时，不允许输入R=S

4、=1的信号，因此它的 约束条件是。在一个CP脉冲作用下，引起触发器两次或多次翻转的现象称为触发器 的，触发方式为式或式的触发器不会出 现这种现象。触发器有 个稳态，存储8位二进制信息要个触发器。、一个基本RS触发器在正常工作时，它的约束条件是R+S=1，则它不 允许输入S =且R=的信号。、触发器有两个互补的输出端Q、Q，定义触发器的1状态为，0状态为，可见触发器的状态指的是端的状态。、半导体数码 显示器的内部接法有两种形式：共接法和共接法。、消除竟争冒险的方法有、等。、由四位移位寄存器构成的顺序脉冲发生器可产生个顺序 脉冲。、时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和 时序电

5、路。1三态与非门的三种状态是指（）态、（）态、（）态。欲设计一个二十四进制计数器，至少需要（）个触发器。国产TTL电路（）相当于国际SN54/ 74LS系列，其中LS表示（ ）。在函数F =AB +C的真值表中，F =1的状态有（）个？如图所示电路中，若脉冲 C的频率为f,则F2输出端Q波形的频率为（）。QQi如上图所示电路中，若脉冲 C的频率为f ,则Fl输出端Q波形的频率为<、判断题当8421奇校验码在传送十进制数10时，在校验位上出现了 1时，表明在传送过 程中出现了错误。（）传送十进制数5时，在8421奇校验码的校验位上值应为1。（数字电路中用“ T和“ 0”分别表示两种状态，二

6、者无大小之分。（） 在时间和幅度上都断续变化的信号是数字信号，语音信号不是数字信号。（）逻辑变量的取值，1比0大。（）。异或函数与同或函数在逻辑上互为反函数。（）。若两个函数具有相同的真值表，则两个逻辑函数必然相等。（）。若两个函数具有不同的真值表，则两个逻辑函数必然不相等。（）若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。（）逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。（）TTL与非门的多余输入端可以接固定高电平。（）当TTL与非门的输入端悬空时相当于输入为逻辑 1。（）TTL与非门的多余输入端可以接固定高电平。（）普通的逻辑门电路的输出端不可以并联在一起

7、，否则可能会损坏器件。（）CMOS或非门与TTL或非门的逻辑功能完全相同。（）三态门的三种状态分别为：高电平、低电平、不高不低的电压。（）TTL集电极开路门输出为1时由外接电源和电阻提供输出电流。（）一般TTL门电路的输出端可以直接相连，实现线与。（）D触发器的特性方程为Qn + 1=D,与Qn无关，所以它没有记忆功能。（） S触发器的约束条件RS=0表示不允许出现R=S=1的输入。（）同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。（）主从J K触发器、边沿J K触发器和同步JK触发器的逻辑功能完全相同两个TTL或非门构成的基本RS触发器,当R=S=0时，触发器的状态为不边沿JK

8、触发器，在CP为高电平期间，当J=K=1时，状态会翻转一次。 （）优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。（）编码与译码是互逆的过程。（）数据选择器和数据分配器的功能正好相反，互为逆过程。（）数据选择器可实现时序逻辑电路。（）组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。（）时序电路由组合电路和存储器两部分组成。（）时序电路不含有记忆功能的器件。（）组合电路不含有记忆功能的器件。（）同步时序电路具有统一的时钟 CP控制。（） 异步时序电路的各级触发器类型不同。（）计数器的模是指构成计数器的触发器的个数。（）D触发器的特征方程Qn + 1 = D,而与Qn无关

9、，所以，D触发器不是时序电路（）在同步时序电路的设计中，若最简状态表中的状态数为2N，而又是用N 级触发器来实现其电路，则不需检查电路的自启动性。（）二、单选题d.( 59) 16 d 16A+1=1在下列一组数中，数值相等的数是 。a.（ 88） 10；b.（ 1010111）2；c.（ 130）8 ；一位十六进制数可以用 位二进制数来表示。a1b2c4以下表达式中符合逻辑运算法则的是。2a. C C=C b. 1+1 =10 c. 0<1d.当逻辑函数有n个变量时，共有 个变量取值组合？2a. nb.2nc.n d. 2逻辑函数F=A二（A二B） =a. Bb.AC. A二 Bd.

10、A3 BA+BC=。a . A+Bb.A+Cc.(A+B)(A+C)d.B+C在何种输入情况下，“与非”运算的结果是逻辑0。a.全部输入是0b.任一输入是0 c.仅一输入是0d.全部输入是1在何种输入情况下，“或非”运算的结果是逻辑0。A.全部输入是0B.全部输入是1 C.任一输入为0，其他输入为1 D任一输入为1与晶体三极管相比，MOS管具有的特点是 。a.输入电阻高；b.受温度影响大；c.便于集成；d.极间电容影响小TTL电路在正逻辑系统中，以下各种输入中相当于输入逻辑“1 ”。A、悬空B、通过电阻2.7 k Q接电源C、通过电阻2. 7k Q接地D、通过电阻51 0 Q接地对于TTL与非

11、门闲置输入端的处理，不可以。A.接电源B.通过电阻3k Q接电源C.接地 D.与有用输入端并联以下电路中可以实现“线与”功能的有 。A.与非门 B.三态输出门 C.集电极开路门 D. TTL非门CMOS数字集成电路与TTL数字集成电路相比突出的优点，不正确的 是。微功耗 B.高速度 C.高抗干扰能力 D.电源范围宽要使TTL与非门工作在转折区,A. > RonB. V Roff如图所示时序逻辑电路完成的功能为移位寄存器同步二进制减法计数器异步二进制减法计数器同步二进制加法计数器可使输入端对地外接电阻Ri。C. Roff V Ri V RonD. > Roff。若在编码器中有50个编

12、码对象，则要求输出二进制代码的位数为（）a、5b、6c、50d、10一个16选1的数据选择器，其地址输入端有（）个。a、1b、2c、4d、16一个译码器若有100个译码器输出端，则译码器输入端有（）个。a、5b、6c、7d、8一个触发器可以记录一位二进制代码，它有（）个稳态。a、0b、1c、2d、3对于JK触发器，若J=K，则可以完成（）触发器的逻辑功能。a、Db、RSc、Td、T'JK触发器在就J、K端同时输入高电平，处于（）a、置0b、置1c、保持d、翻转下列触发器中没有约束条件的触发器有（）a、基本RS触发器b、主从触发器c、同步RS触发器d、边沿D触发器将2片同步4位二进制加法

13、计数器芯片用进位输出置数法构成N进制计数器，起最大计数值是（）a、15b、256c、255 d、257N个触发器可以构成能寄存位二进制数码的寄存器。A. N- 1B.NC.N +1D. 2N在下列触发器中，有约束条件的是0A.主从JK F /F B.主从D F /F C.同步RS F /F D.边沿D一个触发器可记录一位二进制代码，它有个稳态。A. 0B. 1C.2D.3E.4存储8位二进制信息要个触发器。A. 2B. 3C.4D.8对于D触发器，欲使Qn + 1 = Cf，应使输入D=oA. 0B.1C.QD. Q对于JK触发器，若J=K，则可完成触发器的逻辑功能。A. RS B.DC.TD

14、. T /欲使D触发器按Qn + 1 = Qn工作，应使输入D=oA. 0B.1C.QD. Q下列触发器中，没有约束条件的是0基本RS触发器B.主从RS触发器 C.同步RS触发器 D.边沿D触发器 为实现将J K触发器转换为D触发器，应使oA. J= D, K=D B. K =D, J = D C.J =K=D D. J=K = D边沿式D触发 一种稳态电路。A.无 B.单 C.双 D.多若在编码器中有50个编码对象，则要求输出二进制代码位数为位。A. 5B.6C.1 0D.5 0选一的数据选择器，其地址输入（选择控制输入）端有个。A. 1B. 2C. 4D. 16函数F AB BC，当变量的

15、取值为时，将出现冒险现象。A. B=C=1 B.B =C=0 C. A=1，C=0 D. A=0，B=0一个8选一数据选择器的数据输入端有个。A. 1B.2C. 3D.4E.8在下列逻辑电路中，不是组合逻辑电路的有。A.译码器B.编码器C.全加器D.寄存器八路数据分配器，其地址输入端有个。A. 1B.2C. 3D.4E.8组合逻辑电路消除竞争冒险的方法有 0修改逻辑设计B.在输出端接入滤 波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰用四选一数据选择器实现函数Y=aaEa° ,应使0A. Do=D2=O,Di=D3=1B.Do = D2 = 1 ,Di =D3=0C. Do=Di

16、 =0,D2=D3=1D.Do = Di =1 ,D2 = D3=0把一个五进制计数器与一个四进制计数器串联可得到进制计数器。A. 4B. 5C.9D.2 0下列逻辑电路中为时序逻辑电路的是0A.变量译码器B.加法器 C.数码寄存器 D.数据选择器 N个触发器可以构成最大计数长度（进制数）为的计数器。A. NB.2NC.N 2D.2 NN个触发器可以构成能寄存位二进制 数码的寄存器。A. N- 1B.NC.N +1D.2 N五个D触发器构成环形计数器，其计数长度为oA. 5B. 10C.2 5D. 32同步时序电路和异步时序电路比较，其差异在于后者0A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关一位8421 BCD码计数器至少需要个触发器。A. 3B. 4C. 5D. 10欲设计0 , 1 , 2 , 3 , 4 , 5, 6 , 7这几个数的计数器，如果设计合理，采 用同步二进制计数器，最少应使用 级触发器。A. 2B. 3C. 4D. 88位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。A. 1B. 2C. 4D. 8欲构成能计最大十进制数位999的计数器，至少需要（）片十进制加法计数芯片。a、10b、3c、100d、4经过有限个CP,可以由任意一个无效状态进入有效状态的计数器是（）a、不能自启动计数器b