基于DSP成像系统的视频图像采集部分的实现

1、收稿日期 :2001208229作者简介 :张晓飞 (19752 , 男 , 湖南娄底人 , 博士生 , 主要从事 D SP 技术应用 、 数字图像处理及红外图像处理 。 文章编号 :100422474(2002 0320247204基于 D SP 成像系统的视频图像采集部分的实现张晓飞 , 袁祥辉(重庆大学 光电工程学院 , 重庆 400060摘要 :介绍了一种以 D SP 为核心的成像系统中 , FPGA 作为主要控制单元 , 用 D SP 控制实现了黑白全电视 信号图像数据采集 。 文章在介绍了系统的组成原理的基础上 , 详细讨论了采集部分的结构和 FPGA 的控制逻辑 ,D SP 响应

2、中断实现数据转移及存储 。 这种设计具有功能集成 , 实现简单 , 修改方便等优点 , 能得到满意的图像结果 。关键词 :数据采集 ; D SP ; FPGA 中图分类号 :文献标识码 :ADa t a Acquisiti on for V i deo I mage on I mag i n g Syste m Ba sed on D SPZHANG X i a o -fe i , Y UAN X i a ng -hui(Op toelectronic Engineering College , Chongqing U niversity , 400044, China Abstract :I

3、n i m aging syste m , FPGA is used as a m ain l it , tro l on fo rblack 2w h ite video signal . In th is paper , the p i is expounded in de 2tail , such as con structi tro l l con tro l and in terup t res pond . T he advan 2tage of th is in m p and easy to modify .Key ; ; D SP1引言随着科学技术的高速发展 , 图像数字化处

4、理在军事 、 科研 、 工农业生产 、 医疗卫生等领域的应用越 来越广泛 。 例如在红外热像仪成像系统中 , 由于红外 焦平面固有的非均匀性 , 在红外图像处理过程中 , 必 须对每帧中的每个像元素进行非均性的校正处理 , 才能达到较好的效果 。 因而必须对模拟信号数字化 , 本文通过对 C M O S 图像传感器输出的黑白电视信 号进行视频采集 , 获得数字图像信号 , 以便实现数字 图像的处理 。本系统采用 PC 机和基于 D SP 的数字信号处理 板 (数字板 构成的主从式成像系统 。 采用计算机作 为主机 , D SP 作为辅助机的主从式结构 。 本文主要 介绍本系统的视频图像采集部分

5、采用 FPGA 进行 逻辑控制以及用 D SP 进行中断取数实现数据采 集 。 2系统组成及基本原理一个完整的成像系统不但要具备图像信号的采 集功能 , 还要求能对图像进行实时显示 , 且要求完成图像信号的分析及处理算法 (如图像压缩等 。 通常 这些算法的运算量大 , 同时又要满足实时显示的要 求 , 因此采用高速 D SP 芯片作为数据核心处理单 元 。 另外 , 要求系统满足通用性的同时 , 针对不同的 应用和不断出现的新处理方法 , 还要使系统便于功 能的改进和扩展 。为此 , 我们以 PC 机为主机 , 以 T I 公司的 D SP (TM S 320C 6201 作为数字信号处理板

6、 的核心 1, 2, 用 FPGA 作为系统数据采集的控制部 分 , 设计出红外图像处理系统 。 图 1是基于 D SP 的 红外成像系统的原理图 。 本文将详细阐述本系统数 据采集部分的实现方法 。3采集系统的构成311信号说明采用黑白电视信号作为模拟输入 , 以 FPGA 作 为采集系统的控制单元 , 进行逻辑控制实现采样 。 黑 白 电视信号说明如下 3(复合视频信号波形见图 2 :(1 描方式为隔行扫描 ; (2 每秒 50场 , 场周期为 20m s , 每场 31215行 , 行周期为 64s ;第 24卷第 3期压电与声光V o l . 24N o . 32002 年 6月P I

7、EZ O EL ECTR I CS &A COU STOO PT I CSJune 2002 图 1基于 D SP 的成像系统的原理图图 2复合视频像信号波形(3 ,25个行同期 , 215个行周期 , 行消隐期宽度为 12s , 行同步脉冲宽度为 417s ; (4 系统采用逐场采集电视信号 , 每场的图像 大小为 256256像素 , 灰度值为 256。 312视频信号复合同步信号提取4采用视频同步分离器 LM 1881芯片来完成这一 功能 , LM 1881可从 0152V 标准负极性 N T SC 制 、 PAL 制或 SECAM 制视频信号中提取组合同 步 、 场同步 、 奇偶场识别

8、等信号 , 这些信号都是进行 图像数字采集所需要的同步信号 , 有了它们 , 才能确 定在哪一场 、 哪一行 。因此 , 选用 LM 1881获取复合 同步信号 , 能十分方便地提取采集同步信号 , 使电路 变得更简单 , 该部分电路图和信号波形如图 3所示 。图 3 LM 1881复合同步信号提取电路及信号波形313 FPGA 与 D SP 数据交换部分的工作原理及工作过程数据交换部分用一个 4K 双口 RAM 作为图像 数据存储区 , 。 , 应, 4K 的双口 RAM 划分成两块图像 缓存区域 , 假设前 2K 为 RAM 1, 后 2K 为 RAM 2, 每块大小为 2K , 在系统工

9、作的任一时刻 , 一块缓存用于图像的采集 , 采集部分向该存储区写图像数 据 ; 另一块用于外部对图像的读取 , D SP 可以读取 该存储区中的图像数据 。 双缓存结构的一个重要特 点在于 D SP 对存储区的数据操作是随着双口 RAM 存 储 地 址 来 回 切 换 的 。 当 A D 转 换 数 据 写 满 RAM 1时 , FPGA 会向 D SP 发出一个中断信号 , 此时 , D SP 读取 RAM 1中的数据 , 同时 , A D 转换数 据写入 RAM 2, 当 RAM 2中的数据写满时 , FP 2GA 会向 D SP 发出一个中断信号 , 此时 , D SP 读取 RAM

10、2中 的 数 据 , 同 时 , A D 转 换 数 据 写 入 RAM 1, 如此交替 , 实现数据的写入与读取同时进行 。由于 D SP 读取双口 RAM 中数据的速度远远大 于 A D 转换写入数据的速度 , 为允许采集与外部访 问的同时进行 , 实现两块存储区操作的乒乓式切换 , 满足数据的实时交换的要求 。系统的工作过程为 :(1 D SP 通过 ENAD 信号控制采集系统的运行 , 当 ENAD =1时 , 数据采集系统开始工作 , 则数 据通过 A D 不断地送入双口 RAM , 且双口 RAM 每隔 2K 发出一个中断 , 通知 D SP 读取前一段已完成转换的数据 。(2 当

11、 ENAD =0即系统停止工作时 , 采集时 248压电与声光 2002年钟为低电平 , 存储器片选均为低电平 (片选为高电平 有效 , 整个系统处于低能耗的待命状态 。 314 FPGA 采集控制部分的逻辑结构实际上一场视频图像有 31215行 , 场消隐期宽 度为 25个行周期 , 为使图像的采集行范围不落入场 消隐期中 , 我们确定一场的采集从场同步滞后 32个 H S 脉冲开始 , 采集 256行后停止 , 这样可保证不会采到消隐电平 。 图像每行时间为 64s , 其中行消隐 期宽度为 12s , 行消隐期中有 417s 的行同步头 , 行同步头在消隐期中的位置一般靠前 。 我们确定

12、从采集行行同步滞后 7s 后开始采集 (滞后时间可视 具体信号稍加调整 , 采集时钟为 5M H z , 采 256个 点需要 5112s 。可以用一个 8分频的计数器 , 将 40M 的输入时钟 CLOCK 变换为 5M 的采集时钟 AD CL K 。根据 313中说明的系统工作过程 , FPGA 的控 制逻辑过程为 :当 ENAD =0时 , 采 集 系 统 停 作 , L I N E =0, EN = 当 ENAD =1时 , 系统处于采集状态 , 采集一场 图像的过程为首先 ENAD 与 H S 通过 A D 启动控制部分合 成后 , 使启动 A D , 只有 H S 上升沿到来后 ,

13、 才让 H S 通过 , 从而保证采集的图像为完整的一帧图像 。 同时 H S 上升沿到来后 , 对所有计数器及触发器清零 。 H S上升沿后 , 场消隐延时用来对 CSO 计数 , 以保证计 数 32周期后 , 此时场消隐期已过 , 可以采集图像了 。 行同步计数器对 CSO 进行计数 。 在计数的每一行 中 , 当 CSO 上升沿到来时 , 行消隐延时对 AD CL K 计数 , 计数在到 32时 , 此时行消隐已过 , 点同步计数 器开始对 AD CL K 计数 。 当行同步计数达到 256后 停止计数 , 此时一帧图像采集完毕 。等待下一个 H S 到来 。图 4为 FPGA 。设 ,

14、 本系统选 Spartan XL 系列 在 Foundati on 3. 1I 上完成设计 , 且下载到芯片验证 。图 4 FPGA 采集控制部逻逻辑原理框图315 D SP 实现中断控制取数FPGA 发出的 AD I N T 与 D SP 的外部 I N T 7相连 , 用于实现 D SP 的中断取数 , 由于 FPGA 每隔 2K 发出一个中断 , 因双口 RAM 的大小为 4K , 因而必须采用中断实现取数 。 具体实现为在 D SP 内设 置中断 , 当外部中断信号来到时 , 则响应中断服务程 序 , 执行中断响应 。 如此反复 , 直到完成一帧图像采 集 。用 C 语言编写的 D S

15、P 中断主程序及中断响应 服务程序如下 (读取一帧图像 :flag =0; coun t =32;vo id m ain ( I CR =0x 80;IER =0x 0083; enable in t 7(start in t CSR =1;3(un signed vo latile in t 3 ADADDR =0x 1F ; ad startw h ile (1 w aitng fo r in trup t第 3期 张晓飞等 :基于 D SP 成像系统的视频图像采集部分的实现 249if (coun t =0 break ; 3(un signed vo latile in t 3 ADA

16、DDR =0x 0; ad stopCSR =0x 100; disable all in terrup tsIER =1; disable all in terrup ts excep t NM I I CR =0xffff ; clear all pending in terrup ts in terrup t vo id start in t ( 3中断服务程度 3 if (flag =0 w h ile (b 00x 2000 3(un signed vo latile in t 3 (0x 400000+b 1 =3(un signed vo latile in t 3 (0x 14

17、00000+b 0 & 0xFFF ; b 0=b 0+4; b 1=b 1+4; flag =1; else if (flag =1 w h ile (b 00x 4000 3(un t 3=3(un 0x +b 0 & 0xFFF ; b 0=b 0+4; b 1=b 1+4; b 0=0; flag =0; coun t 22;在中断矢量表中要中断 7处进行设置 , 以便有外 部中断时执行相应的中断服务程度 , 设置语句为 : I N T 7:b start in t程序中 I CR 为中断设置寄存器 , IER 为中断使 能寄存器 , CSR 为控制状态寄存器 。 ADADDR 为 A

18、D 启动 关闭控制字 。 F lag 标记用于识别读取的数 据是 4K 双口 RAM 的前或后 2K 的标记 。 coun t 用于 一帧中断次数的记数 (2K 332=64K , 双口 RAM 在 D SP 和 存 储 器 中 对 应 的 存 储 器 位 置 为 0x 1400000, 因而在搬数时 , 对 0x 1400000进行操作 。4结束语采集到的数据通过 PC I 口实现 PC 机实现数据 交 换 , 由 于 PC I 口 实 现 交 换 数 据 快 (可 高 达 120 M byte s , 且可方便地读取板卡上内存处的数据实 现数据交换 , 便于系统的实现 。 图 5是系统通过 PC I 口实现读数和显示获得的 256256点 , 按 256级灰度 显示所得的图像 。 通过实验表明 , 该系统可以获得理 想清晰的平滑图像 , 实验结果较为满意 。图 5采集得到的 256256点 , 按 256级灰度图像 参考文献 :1ZHAN G X iao 2fei , L