计算机组成原理第四章存储器

1、第章第章 存存 储储 器器4.1 4.1 概述概述4.2 4.2 主存储器主存储器4.3 4.3 高速缓冲存储器高速缓冲存储器4.4 4.4 辅助存储器辅助存储器( (自学自学) )教学内容教学内容重点重点 存储系统的层次结构存储系统的层次结构各类存储器的工作原理及技术指标各类存储器的工作原理及技术指标半导体存储芯片的外特性及与半导体存储芯片的外特性及与CPUCPU的连接的连接如何提高访存速度如何提高访存速度难点难点硬件读图硬件读图设计存储器和设计存储器和CPUCPU的连接电路的连接电路不同的不同的Cache-Cache-主存地址映像主存地址映像 计算机的工作依赖于存储器中的程序和计算机的工作

2、依赖于存储器中的程序和数据，存储器的容量和性能对于整个系统数据，存储器的容量和性能对于整个系统的性能至关重要。的性能至关重要。4.14.1存储器概述存储器概述一一. .存储器的作用存储器的作用计算机真正工作的场所是计算机真正工作的场所是主存主存（内存内存），所），所有驱动程序、操作系统、工作数据、成品有驱动程序、操作系统、工作数据、成品/ /半成半成品应用程序必须加载到主存中才能由品应用程序必须加载到主存中才能由CPUCPU读取。读取。高速缓存高速缓存的速度比主存储器快，作为的速度比主存储器快，作为CPUCPU与与内存的缓冲区，主要起到平衡内存的缓冲区，主要起到平衡CPUCPU与主存之间速与主

3、存之间速度的作用，有效度的作用，有效解决解决CPUCPU速度与主存速度的不匹速度与主存速度的不匹配配问题。问题。辅助存储器辅助存储器（如硬盘、软盘）也称为（如硬盘、软盘）也称为外存外存，用来存放暂时不参加运行的程序和数据，以及永用来存放暂时不参加运行的程序和数据，以及永久存储信息。辅助存储器的容量很大，但存取速久存储信息。辅助存储器的容量很大，但存取速度慢，并且不能为度慢，并且不能为CPUCPU直接访问，必须先将其中直接访问，必须先将其中信息调入主存后，才能为信息调入主存后，才能为CPUCPU所访问。所访问。二、存储器分类二、存储器分类1. 1. 按存储介质分类按存储介质分类(1) (1) 半

4、导体存储器半导体存储器(2) (2) 磁表面存储器磁表面存储器(3) (3) 磁芯存储器磁芯存储器(4) (4) 光盘存储器光盘存储器易失易失TTL TTL 、MOSMOS磁头、载磁体磁头、载磁体硬磁材料、环状元件硬磁材料、环状元件激光、磁光材料激光、磁光材料非非易易失失(1) (1) 存取时间与物理地址无关（随机访问）存取时间与物理地址无关（随机访问） 顺序存取存储器顺序存取存储器 磁带磁带SAM（Sequential Access Memory）2. 2. 按存取方式分类按存取方式分类(2) (2) 存取时间与物理地址有关（串行访问存取时间与物理地址有关（串行访问） 随机存储器随机存储器R

5、AM（random access memory） 只读存储器只读存储器ROM（read-only memory） 直接存取存储器直接存取存储器 磁盘磁盘DAM（Direct Access Memory ）在程序的执行过程中可读可写在程序的执行过程中可读可写在程序的执行过程中只读在程序的执行过程中只读磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（CacheCache）Flash Memory存存储储器器主存储器主存储器辅助存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态静态 RAMRAM动态动态RAM3. 3. 按在计算机中的作用分类按在计算机中的作用分

6、类 FLASHFLASH存储器存储器 FLASH:FLASH:闪速存储器，它是高密度非易失性的读闪速存储器，它是高密度非易失性的读/ /写存储器。写存储器。特点：既有特点：既有RAMRAM的特点，又有的特点，又有ROMROM的优点。的优点。一.Flash的应用 SD卡：Secure Digital Memory Card CF卡：CompactFlash MMC卡：MultiMediaCard U盘 CF卡SD卡20合一读卡器 支持SM、CF、xD、MiniSD、SD、MMC、MMC 4.0、TF 卡。二.Flash存储原理三.Flash的3种基本操作 编程操作（写操作）：只写0（控制栅上加正

7、电压），不写1。 读出操作：控制栅加上正电压 。 擦除操作：源极S加上正电压，将浮空栅上的电荷全部释放出去。存储元全部为1状态。1.1.编程操作（写操作）编程操作（写操作） 只写0，不写1。给存储元的浮空栅补充电子。2.读出操作控制栅无法开启MOS管，读0控制栅开启MOS管，读13.擦除操作 电擦除 源极S上加正电压 吸收浮空栅上的电子 存储元全部变成1 CF：擦除与编程操作? 编程是给浮空栅补充电子，擦除是给浮空栅释放电子。高高低低小小大大快快慢慢辅存辅存寄存寄存器器缓缓存存主主存存磁磁盘盘光光盘盘磁磁带带速度速度容量容量价格价格 位位/1. 1. 存储器三个主要特性的关系存储器三个主要特性

8、的关系 三、存储器的层次结构三、存储器的层次结构CPUCPU主主机机缓存缓存CPU主存主存辅存辅存2.2.缓存缓存-主存层次和主存主存层次和主存-辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器（解决速度）（解决速度）（解决容量）（解决容量）注意：注意：主存与缓存主存与缓存之间的数据调动是之间的数据调动是由由硬件自动完成硬件自动完成的。的。主存与辅存之间数主存与辅存之间数据调动是据调动是由硬件和由硬件和OS共同完成共同完成。虚拟存储器简言之：仅把作业的一部分装入内存便

9、可运行作业的存储器系统。具体的说：指具有请求调入功能和置换功能，能从逻辑上对内存容量进行扩充的一种存储系统。逻辑容量是由内存和外存容量之和所决定，其运行速度接近于内存速度，而每位的成本却又接近于外存。4.2 4.2 主存储器（主存储器（P P7272）一、概述一、概述1. 1. 主存的基本组成主存的基本组成存储体存储体驱动器驱动器译码译码器器MAR控制电控制电路路读读写写电电路路MDR地址总线地址总线数据总数据总线线读读写写2. 2. 主存和主存和 CPU CPU 的联系的联系MDRMARCPU主主 存存读读数据总数据总线线地址总地址总线线写写问题：问题：1.如何完成存储器的读操作？如何完成存

10、储器的读操作？2.如何完成存储器的写操作？如何完成存储器的写操作？CPUCPU与主存之间采与主存之间采取取异步异步工作方式，以工作方式，以readyready信号表示一次信号表示一次访存操作的结束。访存操作的结束。2K字字n位位读（取）操作读（取）操作 ：从：从CPUCPU送来的地址所指定的存送来的地址所指定的存 储单元中取出信息，再送给储单元中取出信息，再送给CPUCPU。（1 1）地址）地址-AR-AB-AR-ABCPUCPU将地址信号送至地址总线将地址信号送至地址总线（2 2）Read Read CPUCPU发读命令发读命令（3 3）Wait for MFC Wait for MFC 等

11、待存储器工作完成信号等待存储器工作完成信号（4 4）(AR)-DB-DR (AR)-DB-DR 读出信息经数据总线送至读出信息经数据总线送至CPUCPU写（存）操作写（存）操作 ：将要写入的信息存入：将要写入的信息存入CPUCPU所指定所指定的存储单元中。的存储单元中。（1 1）地址）地址-AR-AB-AR-ABCPUCPU将地址信号送至地址总线将地址信号送至地址总线（2 2）数据）数据-DR-DB CPU-DR-DB CPU将要写入的数据送到数据总线将要写入的数据送到数据总线（3 3）Write CPUWrite CPU发写信号发写信号（4 4）Wait for MFC Wait for M

12、FC 等待存储器工作完成信号等待存储器工作完成信号return 高位字节高位字节 地址为字地址地址为字地址 低位字节低位字节 地址为字地址地址为字地址设地址线设地址线 2424 根根按按字节字节寻址寻址按按 字字 寻址寻址若字长为若字长为 16 16 位位按按 字字 寻址寻址若字长为若字长为 3232 位位字地址字地址字节地址字节地址11109876543210840字节地址字节地址字地址字地址4523014203 3. . 主存中存储单元地址的分配主存中存储单元地址的分配224 = 16 M8 M4 M低字节高字节低字节高字节Big-Endian（Little-Endian）例：PC机就是这

13、种存储方式。大端与小端存储模式端模式（Endian）的这个词出自Jonathan Swift书写的格列佛游记。这本书根据将鸡蛋敲开的方法不同将所有的人分为两类，从圆头开始将鸡蛋敲开的人被归为Big Endian，从尖头开始将鸡蛋敲开的人被归为Littile Endian（这句话最为形象）。 小人国的内战就源于吃鸡蛋时是究竟从大头（Big-Endian）敲开还是从小头（Little-Endian）敲开。在计算机业Big Endian和Little Endian也几乎引起一场战争。在计算机业界，Endian表示数据在存储器中的存放顺序。如果将一个32位的整数0 x12345678 存放到一个整型变

14、量（int）中，这个整型变量采用大端或者小端模式在内存中的存储由下表所示。用OP0表示一个32位数据的最高字节MSB（Most Significant Byte），使用OP3表示一个32位数据最低字节LSB（Least Significant Byte）。 地址偏移 大端模式 小端模式0 x00 12（OP0） 78（OP3） 0 x01 34（OP1） 56（OP2）0 x02 56（OP2） 34（OP1）0 x03 78（OP3） 12（OP0） 小端：小端： 较高的有效字节存放在较高的的存储器地址，较高的有效字节存放在较高的的存储器地址，较低的有效字节存放在较低的存储器地址。较低的有效

15、字节存放在较低的存储器地址。大端：大端： 较高的有效字节存放在较低的存储器地址，较较高的有效字节存放在较低的存储器地址，较低的有效字节存放在较高的存储器地址。低的有效字节存放在较高的存储器地址。4 4、主存储器的主要技术指标、主存储器的主要技术指标 主存储器的主要性能指标主存储器的主要性能指标: :主存容量主存容量、存储器存取时、存储器存取时间和存储周期时间间和存储周期时间（存储速度）（存储速度）等。等。 （1 1）存储容量）存储容量 按字节或按字寻址，容量为多少字节，单位：按字节或按字寻址，容量为多少字节，单位：KBKB（2 21010），），MBMB（2 22020），），GBGB（2 2

16、3030）；）；地址线数决定最大直接地址线数决定最大直接寻址空间大小（寻址空间大小（n n位地址：位地址：2 2n n）。）。 （2 2）存取时间）存取时间（存储器访问时间）（存储器访问时间）( (或读或读/ /写时间写时间) )（memory access timememory access time）指启动一次存储器操作到完成）指启动一次存储器操作到完成该操作所经历的时间。该操作所经历的时间。* *读出时间：读出时间：指从指从CPUCPU向向MEMMEM发出有效地址和读命令开始，发出有效地址和读命令开始，直到将被选单元的内容读出为止所用的时间。直到将被选单元的内容读出为止所用的时间。* *

17、写入时间：写入时间：指从指从CPUCPU向向MEMMEM发出有效地址和写命令开始，发出有效地址和写命令开始，直到信息写入被选中单元为止所用的时间。直到信息写入被选中单元为止所用的时间。 (4)(4) 存储器的带宽存储器的带宽（单位时间内存储器存取的信（单位时间内存储器存取的信息量）息量）位位/ /秒秒与存储周期有关。与存储周期有关。如：存储周期如：存储周期500ns,500ns,每个存储周期访问每个存储周期访问1616位，则位，则存储器的存储器的带宽为带宽为32M32M位位/ /秒。（秒。（50050010109 9：16161 1：x,x=32Mb/sx,x=32Mb/s）（3 3） 存储周

18、期存储周期（又称读（又称读/ /写周期，或访问周期）写周期，或访问周期）CPUCPU连续启动两次独立的存储器操作所需间隔的最连续启动两次独立的存储器操作所需间隔的最小时间。（目前一般存储器可达几纳秒（小时间。（目前一般存储器可达几纳秒（nsns）提高存储器带宽，可采用以下措施提高存储器带宽，可采用以下措施（1 1）缩短存取周期）缩短存取周期（2 2）增加存储字长）增加存储字长（3 3）增加存储体）增加存储体芯片容量芯片容量二、半导体存储芯片简介（二、半导体存储芯片简介（P74）1. 1. 半导体存储芯片的基本结构半导体存储芯片的基本结构译译码码驱驱动动存存储储矩矩阵阵读读写写电电路路1K1K4

19、 4位位16K16K1 1位位8K8K8 8位位片选线片选线读读/ /写控制线写控制线地地址址线线数数据据线线地址线地址线（单向）（单向）数据线数据线（双向）（双向）104141138CSCEWE（低电平写（低电平写 高电平读）高电平读）OE（允许读）（允许读）WE（允许写）（允许写）存储芯片片选线的作用存储芯片片选线的作用用用 16K 16K 1 1位位 的存储芯片组成的存储芯片组成 64K 64K 8 8位位 的存储器的存储器 3232片片当地址为当地址为 65 535 65 535 时，此时，此 8 8 片的片选有效片的片选有效 8 8片片16K 16K 1 1位位 8 8片片16K16

20、K 1 1位位 8 8片片16K16K 1 1位位 8 8片片16K 16K 1 1位位地址为：0000H3FFFH片选004000H7FFFH片选018000HBFFFH片选10C000HFFFFH片选110,015,015,70,7 读读/写控制电路写控制电路 地地址址译译码码器器 字线字线015168矩阵矩阵07D07D 位线位线 读读 / 写选通写选通A3A2A1A02. 2. 半导体存储芯片的译码驱动方式半导体存储芯片的译码驱动方式(1) (1) 线选法线选法00000,00,7007D07D 读读/ /写选通写选通 读读/ /写控制电路写控制电路 16X1字节特点：用一根字选择线，

21、直接选中一个存储单元中的各位，即1字节。A3A2A1A0A40,310,031,031,31 Y Y 地址译码器地址译码器 X X地地址址译译码码器器 3232 矩阵矩阵A9I/OA8A7A56AY0Y31X0X31D读读/ /写写(2) (2) 重合法重合法00000000000,031,00,31I/OD0,0读读1024X1位特点：用X、Y两个方向的地址决定该单元的选择，每次选中矩阵中一位，即1比特。 三、随机存取存储器三、随机存取存储器 ( RAM )( RAM ) 1. 1. 静态静态 RAM (SRAM)RAM (SRAM) (1) (1) 静态静态 RAM RAM 基本电路基本电

22、路A 触发器非端触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原触发器原端端T1 T4T5T6T7T8A A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A A位线位线A A 列地址选择列地址选择行地址选择行地址选择T1 T4A T1 T4T5T6T7T8A写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择读放读放位线位线A A位线位线A A 列地址选择列地址选择行地址选择行地址选择DOUT 静态静态 RAM RAM 基本电路的基本电路的 读读 操作操作 行选行选 T5、T6 导

23、通导通T7、T8导通导通列选列选读放读放DOUTVAT6T8DOUT读选择有效读选择有效T1 T4T5T6T7T8A ADIN位线位线A位线位线A 列地址选择列地址选择行地址选择行地址选择写放写放写放写放读放读放DOUT写选择写选择读选择读选择 静态静态 RAM RAM 基本电路的基本电路的 写写 操作操作 行选行选T5、T6 导通导通 两个写放两个写放 DIN列选列选T7、T8导通导通（左左） 反相反相T5A （右右） T8T6ADINDINT7写选择有效写选择有效T1 T4 (2) (2) 静态静态 RAM RAM 芯片举例芯片举例 Intel 2114 Intel 2114 外特性外特性

24、存储容量存储容量1K1K4 4 位位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel 2114 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 读读A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一第一组组第二第二组组第三第三组组第四第四组组150311647326348150311647326348读写电

25、路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一第一组组第二第二组组第三第三组组第四第四组组0000000000 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 读读第一第一组组第二第二组组第三第三组组第四第四组组150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS000

26、0000000 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 读读150311647326348第一第一组组第二第二组组第三第三组组第四第四组组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS000000000015031164732634801648321503116473263481503116473263

27、48读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS00000000001503116473263480164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读0163248CSWE150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0164832第一组第一

28、组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读15031164732634801632480000000000150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 读读15031164732634801632480164832150311647326348

29、150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电

30、路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 读读1503116473263480163248读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A9150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0

31、163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS第一组第一组第二组第二组第三组第三组第四组第四组0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写第一组第一组第二组第二组第三组第三组第四组第四组1

32、50311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM 矩阵矩阵 (64 64) 写写150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列

33、地地址址译译码码I/O1I/O2I/O3I/O4WECS0000000000150311647326348WECS0164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O40164832第

34、一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 211

35、4 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 写写I/O1I/O2I/O3I/O4WECS150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64

36、 64) 64) 写写I/O1I/O2I/O3I/O4150311647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40164832第一组第一组第二组第二组第三组第三组第四组第四组 Intel 2114 RAM Intel 2114 RAM 矩阵矩阵 (64 (64 64) 64) 写写I/O1I/O2I/O3I/O4150311

37、647326348150311647326348读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路0163015行行地地址址译译码码列列地地址址译译码码WECS0000000000150311647326348I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路读写电路读写电路读写电路读写电路01632480164832ACSDOUT地址有效地址有效地址失效地址失效片选失效片选失效数据有效数据有效数据稳定数据稳定高阻高阻 (3) 静态静态 RAM 读读 时序时序 tAtCOtOHAtOTDtRC片选有效片选有效读周期读周期 t tRCRC 地址有效地址有效 下一次地址

38、有效下一次地址有效读时间读时间 t tA A 地址有效地址有效数据稳定数据稳定 t tCOCO 片选有效片选有效数据稳定数据稳定t tOTDOTD 片选失效片选失效输出高阻输出高阻t tOHAOHA 地址失效后的地址失效后的数据维持时间数据维持时间ACSWEDOUTDIN (4) (4) 静态静态 RAM (2114) RAM (2114) 写写 时序时序 tWCtWtAWtDWtDHtWR写周期写周期 t tWCWC 地址有效地址有效下一次地址有下一次地址有效效写时间写时间 t tW W 写命令写命令 WEWE 的有效时间的有效时间t tAWAW 地址有效地址有效片选有效的滞后时间片选有效的

39、滞后时间t tWRWR 片选失效片选失效下一次地址有效下一次地址有效t tDW DW 数据稳定数据稳定 WE WE 失效失效t tDHDH WE WE 失效后的数据维持时间失效后的数据维持时间DD预充电信号预充电信号读选择线读选择线写数据线写数据线写选择线写选择线读数据线读数据线VCgT4T3T2T1 (1)(1)动态动态 RAM RAM 基本单元电路基本单元电路 2. 2. 动态动态 RAM ( DRAM )RAM ( DRAM )三管工作原理：三管工作原理：定义定义: : “1”Cg“1”Cg上有足够的电荷上有足够的电荷“0”-Cg0”-Cg上无电荷或电荷上无电荷或电荷很少很少读出读出:

40、: 读数据线预充电至读数据线预充电至“1”1”，读选择线，读选择线“1”1”，T T2 2导通。导通。若若CgCg上充有电荷，上充有电荷，T T1 1导导通，读数据线经通，读数据线经T T1 1、T T2 2接地，接地，读数据线为读数据线为“0”0”。若若CgCg上无电荷，上无电荷，T T1 1截止，截止，读数据线为读数据线为“1 1”。写入写入: :在写选择线上加在写选择线上加“1”1”，在写数据线上加写入信号在写数据线上加写入信号 ，T T3 3导通。导通。 CgCg随写入信号随写入信号而充电或放电（而充电或放电（“0”0”放电，放电，“1”1”充电）。若充电）。若T T3 3截止，截止，

41、CgCg的电压保持不变。的电压保持不变。读出与原存信息相反读出与原存信息相反写入与输入信息相同写入与输入信息相同单管工作原理(1)(1)读数据读数据 字线来字线来“1”1”，T T导通导通. . 1) 1)若若C CS S有电荷有电荷T T管在数据线管在数据线上产生电流上产生电流可视为读出可视为读出“1”1” 2 2）若若C CS S无无电荷电荷T T管在数据线管在数据线不产生读电流不产生读电流可视为读出可视为读出“0”0”操作。操作。 读完成后，读完成后，C CS S上的电荷被泄上的电荷被泄放完，因此是破坏性读出，必放完，因此是破坏性读出，必须采用重写再生措施。须采用重写再生措施。（2 2）

42、写数据）写数据 字线来字线来“1”1”，T T导通。导通。1 1）若数据线为高电平若数据线为高电平，经，经T T管管对对C CS S充电充电使其存使其存“1”1”2 2）若数据线为低电平，则）若数据线为低电平，则CsCs经经T T管放电，使其无电荷而存管放电，使其无电荷而存“0 0”。数据线数据线CsT字线字线读出读出时数据线时数据线有有电流为电流为 “1”,1”,无无电流为电流为“0”0”。写入时写入时 C CS S 充电为充电为“1”1”，放电为放电为“0”0”。单元单元电路电路读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D行行地地址

43、址译译码码器器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0 (2) (2) 动态动态 RAM RAM 芯片举例芯片举例 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 读读00000000000D0 0读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读

44、数数据据线线0 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) 写写11111 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行

45、行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线011111 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线00100011111 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 110

46、3) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0111111010001 1 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A

47、0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 写写A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 写写读读 写写 控控 制制 电电 路路

48、A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元单元电路电路行行地地址址译译码码器器00113131131A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 写写读读 写写 控控 制制 电电 路路A9A8A7A6A5读读 写写 控控 制制 电电 路路列列 地地 址址 译译 码码 器器读选择线读选择线写选择线写选择线D单元电路单元电路行行地地址址译译码码器器0011313113

49、1A4A3A2A1A0刷新放大器刷新放大器写写数数据据线线读读数数据据线线0D11111010001 三管动态三管动态 RAM RAM 芯片芯片 (Intel 1103) (Intel 1103) 写写读读 写写 控控 制制 电电 路路时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS A6A0存储单元阵列存储单元阵列基准单元基准单元行行译译码码列译码器列译码器再生放大器再生放大器列译码器列译码器读读出出放放大大基准单元基准单元存储单元阵列存储单元阵列行行译译码码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入寄存器寄存器 DINDOUT行地址行地址缓存器

50、缓存器列地址列地址缓存器缓存器 单管动态单管动态 RAM 4116 (16K RAM 4116 (16K 1 1位位) ) 外特性外特性DINDOUTA6A0 读放大器读放大器 读放大器读放大器 读放大器读放大器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCs 4116 (16K 4116 (16K 1 1位位) ) 芯片芯片 读读 原理原理 读放大器读放大器 读放大器读放大器 读放大器读放大器630 0 0I/O缓冲缓冲输出驱动输出驱动OUTD 读放大器读放大器 读放大器读放大器 读放大器读放大

51、器06364127128 根行线根行线Cs01271128列列选选择择读读/写线写线数据输入数据输入I/O缓冲缓冲输出驱动输出驱动DOUTDINCs 4116 (16K 4116 (16K1 1位位) ) 芯片芯片 写写 原理原理数据输入数据输入I/O缓冲缓冲I/O缓冲缓冲DIN读出放大器读出放大器 读放大器读放大器630 (3) (3) 动态动态 RAM RAM 时序时序 行、列地址分开传送行、列地址分开传送写时序写时序行地址行地址 RAS RAS 有效有效写允许写允许 WE WE 有效有效( (高高) )数据数据 D DOUT OUT 有效有效数据数据 D DIN IN 有效有效读时序读时

52、序行地址行地址 RAS RAS 有效有效写允许写允许 WE WE 有效有效( (低低) )列地址列地址 CAS CAS 有效有效列地址列地址 CAS CAS 有效有效 (4) (4) 动态动态 RAM RAM 刷新刷新 刷新与行地址有关（刷新周期：刷新与行地址有关（刷新周期：2ms2ms） 集中刷新集中刷新 （存取周期为存取周期为0.50.5 s s ）“死时间率死时间率” ” 为为 128/4 000 100% = 3.2%“死区死区” 为为 0.5 s s 128 = 64 s s 周期序号周期序号地址序号地址序号tc0123871 387201tctctctc3999V W01127读读

53、/写或维持写或维持刷刷新新读读/写或维持写或维持3872 个周期个周期 （1936 s s） 128个周期个周期 （64 s s） 刷新时间间隔刷新时间间隔 （2 ms）刷新序号刷新序号tcXtcY 以以128128128 128 矩阵为例矩阵为例将原存的信息读出，将原存的信息读出，再由刷新放大器形再由刷新放大器形成原信息并重新写成原信息并重新写入入。tC = = tM + + tR读写读写 刷新刷新无无 “ “死区死区” 分散刷新（存取周期为分散刷新（存取周期为1 1 s s ）( (存取周期为存取周期为 0.5 0.5 s + 0.5 s + 0.5 s )s )以以 128128 128

54、 128 矩阵为例矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔刷新间隔128个存取周期个存取周期 分散刷新与集中刷新相结合（异步刷新）分散刷新与集中刷新相结合（异步刷新）对于对于 128 128 128 128 的存储芯片（存取周期为的存储芯片（存取周期为 0.5 0.5 s s ）将刷新安排在指令译码阶段，不会出现将刷新安排在指令译码阶段，不会出现 “ “死区死区”“死区死区” ” 为为 0.5 0.5 s s 若每隔若每隔 15.6 15.6 s s 刷新一行刷新一行每行每隔每行每隔 2 ms2 ms 刷新一次刷新一次 3. 3.

55、动态动态 RAM RAM 和静态和静态 RAM RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存 四、只读存储器（四、只读存储器（ROMROM） 1. 1. 掩模掩模 ROM ( MROM ) ROM ( MROM ) 行列选择线交叉处有行列选择线交叉处有 MOS MOS 管为管为“1”1”行列选择线交叉处无行列选择线交叉处无 MOS MOS 管为管为“0”0” 2. PROM ( 2. PROM (一次性编程一次性编程) ) VCC行线行线列线列

56、线熔丝熔丝熔丝断熔丝断为为 “ “0”0”为为 “ “1”1”熔丝未断熔丝未断 3. EPROM ( 3. EPROM (多次性编程多次性编程 ) ) (1) N(1) N型沟道浮动栅型沟道浮动栅 MOS MOS 电路电路G G栅极栅极S S 源极源极D D 漏极漏极紫外线全部擦洗紫外线全部擦洗D D 端加正电压端加正电压形成浮动栅形成浮动栅S S 与与 D D 不导通为不导通为 “ “0”0”D D 端不加正电压端不加正电压不形成浮动栅不形成浮动栅S S 与与 D D 导通为导通为 “ “1”1”SGDN+N+P基片基片GDS浮动浮动栅栅SiO2+ + + + +_ _ _ 控制逻辑控制逻辑

57、Y Y 译码译码X 译译码码数据缓冲区数据缓冲区Y 控制控制128 128存储矩阵存储矩阵PD/ProgrCSA10A7A6A0DO0DO7112A7A1A0VSSDO2DO0DO127162413VCCA8A9VPPCSA10PD/ProgrDO3DO7(2) 2716 EPROM (2) 2716 EPROM 的逻辑图和引脚的逻辑图和引脚PD/ProgrPD/Progr功率下降功率下降 / / 编程输入端编程输入端 读出时读出时 为为 低电平低电平 4. EEPROM ( 4. EEPROM (多次性编程多次性编程 ) ) 电可擦写电可擦写局部擦写局部擦写全部擦写全部擦写5. Flash

58、Memory (5. Flash Memory (闪速型存储器闪速型存储器) ) 比比 EEPROMEEPROM快快具有具有EPROMEPROM价格便宜价格便宜 集成度高集成度高EEPROM电可擦洗重写电可擦洗重写具备具备 RAM RAM 功能功能 用用 1K1K 4 4位位 存储芯片组成存储芯片组成 1K1K 8 8位位 的存储器的存储器？片？片 五、存储器与五、存储器与 CPU CPU 的连接的连接 1. 1. 存储器容量的扩展存储器容量的扩展 (1)(1)位扩展位扩展（增加存储字长）（增加存储字长）1010根地址线根地址线8 8根数据线根数据线DDD0479AA021142114CSWE

59、2片片位扩展：指的是用多个位扩展：指的是用多个存储器器件对字长进行存储器器件对字长进行扩充。扩充。 方法方法: :位扩展的连接方位扩展的连接方式是将多片存储器的式是将多片存储器的地地址、片选址、片选CSCS、读写控制、读写控制端端WEWE相应并联相应并联，数据端数据端分别引出分别引出。 (2) (2) 字扩展（增加存储字的数量）字扩展（增加存储字的数量） 用用 1K1K 8 8位位 存储芯片组成存储芯片组成 2K2K 8 8位位 的存储器的存储器1111根地址线根地址线8根数据线根数据线？片？片2片片1K 8 8位位1K 8 8位位D7D0WEA1A0A9CS0A10 1CS1 扩展扩展方法方

60、法: : 静态存储器静态存储器进行字扩展时，将各芯片的进行字扩展时，将各芯片的地址线、数据线、地址线、数据线、读写控制线相应并联读写控制线相应并联，而由，而由片选信号来区分各芯片的地址范围片选信号来区分各芯片的地址范围。 动态存储器一般不设置动态存储器一般不设置CSCS端，但可用端，但可用RASRAS端来扩展字数。只有当端来扩展字数。只有当RASRAS由由“1”1”变变“0”0”时，才会激发出行时钟，存储器才会工作。时，才会激发出行时钟，存储器才会工作。 (3) (3) 字、位扩展字、位扩展用用 1K1K 4 4位位 存储芯片组成存储芯片组成 4K4K 8 8位位 的存储器的存储器8 8根数据