第七章 时序逻辑电路第八章 逻辑部件

1、第七章 时序逻辑电路 一、时序电路的框图表示：（一、时序电路的框图表示：（P248图图9.1) 二、时序电路的分类：二、时序电路的分类：同步时序电路：有统一的时钟控制同步时序电路：有统一的时钟控制异步时序电路：没有统一的时钟控制异步时序电路：没有统一的时钟控制对于同步时序电路，只有在时钟脉冲到来时，对于同步时序电路，只有在时钟脉冲到来时，电路的状态才发生变化；对于异步时序电路，电路的状态才发生变化；对于异步时序电路，其状态的改变是由输入信号的变化直接引起的。其状态的改变是由输入信号的变化直接引起的。 三、时序电路的分析与设计三、时序电路的分析与设计 第八章第八章 逻辑部件逻辑部件n逻辑部件逻辑

2、部件由基本逻辑电路组成，具有对二进制数由基本逻辑电路组成，具有对二进制数据或代码进行寄存、运算、传送、变换等功能。据或代码进行寄存、运算、传送、变换等功能。是数字系统和电子计算机的基本组成单元。是数字系统和电子计算机的基本组成单元。n前面曾结合组合逻辑电路的应用介绍过前面曾结合组合逻辑电路的应用介绍过加法器、加法器、译码器、多路选择器、多路分配器译码器、多路选择器、多路分配器等，下面再结等，下面再结合时序电路的特点，介绍几种基本逻辑部件。合时序电路的特点，介绍几种基本逻辑部件。一、寄存器一、寄存器n寄存器是数字系统和计算机中用来存放数据或代寄存器是数字系统和计算机中用来存放数据或代码的一种基本

3、逻辑部件，它由多位触发器连接而码的一种基本逻辑部件，它由多位触发器连接而成。成。n从具体用途来分，它有多种类型，如运算器中的从具体用途来分，它有多种类型，如运算器中的数据寄存器数据寄存器、存储器中的、存储器中的地址寄存器地址寄存器、控制器中、控制器中的的指令寄存器指令寄存器、I/O接口电路中的接口电路中的命令寄存器、状命令寄存器、状态寄存器态寄存器等等。等等。n从基本功能上来分类，分为从基本功能上来分类，分为“没有移位功能的代没有移位功能的代码寄存器码寄存器”和和 “具有移位功能的移位寄存器具有移位功能的移位寄存器”。（一）代码寄存器（一）代码寄存器n主要用来接收、寄存和传送数据或代码主要用来

4、接收、寄存和传送数据或代码n一个由一个由D触发器构成的触发器构成的4位代码寄存器如下图所位代码寄存器如下图所示：示：由图可见，由图可见，4位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，这样的寄存器称为这样的寄存器称为“并行输入并行输出并行输入并行输出”(Parallel-Input Parallel-Output)寄存器。寄存器。代码寄存器常常需要接收控制和清零功能，如下图所示：代码寄存器常常需要接收控制和清零功能，如下图所示：QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKIN4IN3IN

5、2IN1OUT4OUT3OUT2OUT1同步清零方式同步清零方式QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKLOADCLEARIN4IN3IN2IN1OUT4OUT3OUT1OUT2n当当LOAD=1(CLEAR=0)时，时钟脉冲到来，数据进入寄时，时钟脉冲到来，数据进入寄存器。存器。n当当CLEAR=1时，时钟脉冲到来，将整个寄存器清时，时钟脉冲到来，将整个寄存器清0；当；当CLEAR=0时，寄存器可以进行正常的数据输入操作。时，寄存器可以进行正常的数据输入操作。异步清零方式异步清零方式n下图所示的代码寄存器，其清下图所示的代码寄存器，其清0操作是通过触

6、发器的复位操作是通过触发器的复位端端CLR来实现的，称为异步来实现的，称为异步(Asynchronous)清清0方式。方式。n在这种方式下，清零方式独立于时钟在这种方式下，清零方式独立于时钟CLOCK。它与上图。它与上图所示的清所示的清0方式不同，那里是靠时钟脉冲本身将方式不同，那里是靠时钟脉冲本身将D端的端的“0”打入触发器的。打入触发器的。QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDIN4IN3IN2IN1CLEARCLOCK由由JK触发器组成的触发器组成的4位代码寄存器位代码寄存器JQQKSETCLRJQQKSETCLRIN4IN1OUT4OUT1LOADCL

7、EARCLOCKn以上几种代码寄存器全为以上几种代码寄存器全为“并入并入-并出并出”寄存器。寄存器。n在介绍了移位寄存器后，还会看到在介绍了移位寄存器后，还会看到“并入并入-串出串出”、“串入串入-并出并出”以及以及“串入串入-串出串出”的寄存器。的寄存器。（二）移位寄存器（二）移位寄存器 具有使代码或数据移位功能的寄存器称为移位具有使代码或数据移位功能的寄存器称为移位寄存器。它是计算机和数字电子装置中常用的逻寄存器。它是计算机和数字电子装置中常用的逻辑部件。辑部件。1. 移位寄存器的构成移位寄存器的构成(1) 串入串入-串出的右移寄存器：串出的右移寄存器：QQSETCLRDQQSETCLRD

8、QQSETCLRDQQSETCLRDCLOCKINPUTOUTPUT n(2) 并入并入-串出串出的右移寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+ABCDCLOCK移位控制移位控制并行输入控制并行输入控制串行输出串行输出n(3)串入串入-并出并出的移位寄存器n位移位寄存器并行输出并行输出移位脉冲移位控制串行输入串行输入(4)双向移位寄存器双向移位寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+CLOCK左移输入左移输入右移输入右移输入+右移控制右移控制左移控制左移控制n双向移位寄存器的控制与操作：双向移位寄存器的控制与操作：

9、左移控制左移控制右移控制右移控制操作00把寄存器清001右移10左移11不允许2. 移位寄存器的应用移位寄存器的应用n例例1：利用移位寄存器进行代码在两个寄存器间：利用移位寄存器进行代码在两个寄存器间的串行相互传送。的串行相互传送。(A) (B)如图如图10.7；(A) (B)，且要求，且要求A的内容不变的内容不变图图10.8。n例例2：移位寄存器在数据通信中的应用：移位寄存器在数据通信中的应用：移位寄存器A移位寄存器B并行数字系统A并行数字系统Bn例例3：利用移位寄存器实现码序列检测器：利用移位寄存器实现码序列检测器1101C L O C KX串 行 输 入Z 1Z时间选通时间选通(三）累加

10、寄存器三）累加寄存器二进制数二进制数a和和b分别存放在寄存器分别存放在寄存器RA和和RB之中，通之中，通常表示为常表示为(RA)=a, (RB)=b. 实现实现a和和b相加，并把和数相加，并把和数存放在存放在RA之中，可表示为：之中，可表示为：RA(RA) +(RB).寄存器寄存器RA称为累加寄存器，简称称为累加寄存器，简称累加器累加器。它是计算机算术逻辑部件的基本组成部件。它是计算机算术逻辑部件的基本组成部件。注意，它既是存放操作数的寄存器，又是存放操作注意，它既是存放操作数的寄存器，又是存放操作结果的寄存器。结果的寄存器。 累加寄存器累加寄存器QQSETCLRDF AQRB iC L O

11、C KC iCi - 1S iRAiRBiaibi二、串行加法器二、串行加法器n前面讨论的加法器称为前面讨论的加法器称为并行加法器并行加法器。相加的二进。相加的二进制数有多少位就相应需要多少位全加器电路，各制数有多少位就相应需要多少位全加器电路，各位的加法操作是并行进行的。位的加法操作是并行进行的。n在实际使用中，对于速度要求不高的场合，还可在实际使用中，对于速度要求不高的场合，还可采用采用串行加法器串行加法器。串行加法器串行加法器典型的时序电路框图时序电路的基本组成时序电路的基本组成n时序电路的基本组成如下图所示：n n关系式：Zi=gi(x1,xn; y1,yr) i=1, ,mYi=hi

12、(x1,xn; y1,yr) i=1, ,r组合电路Z1Zm时序电路输出x1xn时序电路的输入存储电路内部输入，y1 yr（存储电路输出）内部输出，Y1 Yr（存储电路输入）比较：比较：n串行加法器结构比并行加法器简单，所用设备较串行加法器结构比并行加法器简单，所用设备较省。省。n但串行加法器速度比并行加法器慢，实现但串行加法器速度比并行加法器慢，实现n位二位二进制数相加，串行加法器需要进制数相加，串行加法器需要n个个CP脉冲才能完脉冲才能完成，而并行加法器只需一个成，而并行加法器只需一个CP脉冲即可完成。脉冲即可完成。三、计数器三、计数器（一）二进制异步计数器：（一）二进制异步计数器：n工作

13、特性：各级触发器的翻转不是同时的，每位工作特性：各级触发器的翻转不是同时的，每位触发器的翻转要依赖于前一位触发器从触发器的翻转要依赖于前一位触发器从1到到0的翻的翻转。转。二进制异步计数器二进制异步计数器n工作波形：逐级波形的二分频工作波形：逐级波形的二分频计数脉冲Q1Q2Q3二进制异步计数器的状态转换表二进制异步计数器的状态转换表计数脉冲序号Q3 Q2 Q1Q3(n+1) Q2(n+1) Q1(n+1)00 0 0 0 0 110 0 1 0 1 020 1 0 0 1 130 1 1 1 0 041 0 0 1 0 151 0 1 1 1 061 1 0 1 1 171 1 1 0 0 0

14、(二二)二进制同步计数器二进制同步计数器n特点特点：计数脉冲同时作用到各位触发器的：计数脉冲同时作用到各位触发器的CP端，端，当计数脉冲到来后，该翻转的触发器都同时翻转。当计数脉冲到来后，该翻转的触发器都同时翻转。同步计数器也称并行计数器。同步计数器也称并行计数器。1.二进制同步加二进制同步加1计数器计数器n计数器的计数器的“模模”： 计数器工作时总是计数器工作时总是从某个起始状态出发，依从某个起始状态出发，依次经过所有状态后完成一次经过所有状态后完成一次循环，通常称一次循环次循环，通常称一次循环所包括的状态数为所包括的状态数为计数器计数器的的“模模”。n3位二进制同步加位二进制同步加1计数器

15、计数器的状态转换图如右图所示的状态转换图如右图所示(可见可见,该计数器的模为该计数器的模为8).其状态转换表同前面的二其状态转换表同前面的二进制异步计数器进制异步计数器.000001010011111110101100用用D触发器构成三位二进制同步加触发器构成三位二进制同步加1计数器计数器n第一步：列出状态转换表（简称状态表）第一步：列出状态转换表（简称状态表）n第二步：列出触发器的激励函数表（简称激励第二步：列出触发器的激励函数表（简称激励表），以求出各触发器的表），以求出各触发器的D端激励函数表达式。端激励函数表达式。激励表与次态真值表的表示形式不同：激励表与次态真值表的表示形式不同：n次

16、态真值表：次态真值表：自变量：触发器的输入和现态自变量：触发器的输入和现态因变量：次态因变量：次态n激励表：激励表：自变量：触发器的现态、次态自变量：触发器的现态、次态因变量：输入因变量：输入n也可以说，激励表说明的是触发器从现态转到某也可以说，激励表说明的是触发器从现态转到某种次态时对其输入条件的要求。种次态时对其输入条件的要求。n各种触发器的激励表可以从次态真值表直接推出。各种触发器的激励表可以从次态真值表直接推出。从次态真值表推出激励表从次态真值表推出激励表(以以D触发器为例触发器为例) D触发器的次态真值表D触发器的激励表输入现态次态DQQn+1 000010101111现态次态输入Q

17、Qn+1 D000100011111三位二进制加三位二进制加1计数器的激励表计数器的激励表现态次态输入Q3 Q2 Q1Q3(n+1) Q2(n+1) Q1(n+1)D3 D2 D10 0 00 0 10 0 10 0 10 1 00 1 00 1 00 1 10 1 10 1 11 0 01 0 01 0 01 0 11 0 11 0 11 1 01 1 01 1 01 1 11 1 11 1 10 0 00 0 0n第三步：利用卡诺图化简，得到第三步：利用卡诺图化简，得到D3,D2,D1的激励函数表达式：的激励函数表达式： 112121232132313QDQQQQDQQQQQQQDn第四步

18、：根据激励函数表达式画出逻辑图第四步：根据激励函数表达式画出逻辑图QQSETCLRDQQSETCLRDQQSETCLRD+Q3Q1Q3Q2Q3Q2Q1 Q2Q1Q2 Q1计数脉冲计数脉冲2. 二进制同步减二进制同步减1计数器计数器其状态图与二进制同步加其状态图与二进制同步加1计数器相似，仅流向相计数器相似，仅流向相反。反。3.可逆计数器：可逆计数器：兼有递加和递减两种功能的计数器，也称兼有递加和递减两种功能的计数器，也称双向双向计数器。计数器。P278：由：由T触发器及有关控制电路构成的可逆触发器及有关控制电路构成的可逆二进制同步计数器。二进制同步计数器。(三三) 非二进制计数器非二进制计数器

19、n类型：十进制、八进制、循环码等类型：十进制、八进制、循环码等 举例：用举例：用D触发器设计触发器设计8421编码的十进制加编码的十进制加1计计数器：数器：n第一步：列状态转换表第一步：列状态转换表状态转换表状态转换表Q4Q3Q2Q1Q4(n+1)Q3(n+1)Q2(n+1)Q1(n+1)0 0 0 00 0 0 1 0 0 0 10 0 1 0 0 0 1 00 0 1 1 0 0 1 10 1 0 0 0 1 0 00 1 0 1 0 1 0 10 1 1 0 0 1 1 00 1 1 1 0 1 1 11 0 0 0 1 0 0 01 0 0 1 1 0 0 10 0 0 0 1 0 1 0d 1 d 0 d 1 d 1 1 0 1 1d 0 d 1 d 0 d 0 1 1 0 0d 1 d 1 d 0 d 1 1 1 0 1d 0 d 1 D 0 d 0 1 1 1 0d 1 d 1 d 1 d 1 1 1 1 1d 1 d 0 d 0 d 0 n第二步：卡诺图化简，求各第二步：卡诺图化简，求各D触发器的激励函数触发器的激励函数表达式。表达式。n第三步：画出