功率集成电路中的高压电源和地之间的ESD保护

1、 现代电子技术2006年第4期总第219期 集成电路功率集成电路中的高压电源和地之间的ESD 保护文毅, 孙伟锋(东南大学国家专用集成电路系统工程技术研究中心江苏南京210096摘要:重点讨论了应用于功率集成电路的高压电源和地之间的一种采用动态检测电路的ESD 保护电路, 介绍了他的电路结构和工作原理, 利用HSpice 软件对其在ESD 脉冲和正常工作2种情况下的功能进行了仿真, 器件的尺寸对电路性能的影响。仿真结果证明这种保护电路能满足ESD , 4kV HBM 测试。关键词:功率集成电路; 静电放电保护; 电源和地; 中图分类号:TN4322006 0414104V to VSS ESD

2、 Protection in Pow er ICWEN Y i ,SUN Weifeng(National ASIC System Engineering Research Center ,Sout heast University ,Nanjing ,210096,China Abstract :In this paper ,a high voltage VDD to VSS ESD protection circuit using transistor delay and the considerations of designin power IC are proposed. The g

3、ood performance of the ESD protection circuit under ESD pulse and in work condition is proved by HSpice ,and the influence of the devices sizes is analyzed. Finally ,this ESD protection circuit has been fabricated and verified :theHBM ESD level is over 4kV.Keywords :powerIC ; ESD protection ;VDDtoVS

4、S ;dynamic detection circuit1引言20世纪60年代以来, 静电泄放(Electrostatic Dis 2charge ,ESD 现象对MOS 集成电路的危害得到了越来越压电源和地的ESD 保护电路的设计必须加以注意。本文主要讨论一种采用动态检测电路的高压电源和地的保护电路, 并将其与栅接地NMOS 的保护电路进行比较。2高压电源和地的ESD 保护电路结构2. 1栅接地NMOS 的电源和地的ESD 保护电路如图1所示, 这是一种由栅接地NMOS 组成的电源和地的ESD 保护电路, 他将一个NMOS 管的栅和源接地, 漏接电源。当电源对地有一负向的ESD 脉冲时, 这

5、个NMOS 相当于一个二极管正向导通泄放ESD 电流; 当电多的关注。今天,ESD 已成为集成电路中主要的可靠性问题。据报道,35%的IC 失效由ESD 引起1。要减小ESD 对集成电路的不利影响, 最有效的方法就是设计在片(On chip ESD 保护电路, 为静电泄放提供一条安全的通路, 防止其破坏内部电路2。要达到有效的全芯片ESD 保护, 即使在输入、输出管脚加入ESD 保护电路, ESD 电流也可能经由电源到地对芯片内部电路造成损害, 所以在电源和地之间也要加入ESD 保护电路, 以形成全芯片ESD 保护网络3源对地有一正向的ESD 脉冲时, 漏/衬底结反偏, NMOS 雪崩击穿,

6、最终导致寄生的横向NPN 晶体管导通泄放ESD 电流5。功率集成电路能提供具有高电压和大电流特点的信号。一般, 他可以分为以下几个组成部分:低压电路、高压驱动电路和高低压接口电路。对应地, 功率集成电路的电源也分为低压电源和高压电源。目前, 低压电源和地的ESD 保护器件及电路种类很多, 保护方案比较完备3,4。图1栅接地NMOS 的电源和地ESD 保护电路对于高压集成电路, ESD 保护设计正处于开始研究阶段, 还没有形成较为系统的保护理论。为了提高功率集成电路全芯片的ESD 性能, 对于高收稿日期:20050918这种保护电路可以控制二极管的反向击穿电压, 但由于寄生NPN 晶体管的增益较

7、低, 要达到良好的ESD 保护141测试封装材料文毅等:功率集成电路中的高压电源和地之间的ESD 保护PMOS 管的阈值电压为-10V 的时间约为300ns 左右,效果, NMOS 尺寸必须非常大, 带来芯片面积和成本的上升。2. 2采用动态检测电路的电源和地的ESD 保护电路如图2所示, 这是一种采用动态检测电路的电源和地的ESD 保护电路6。M 1漏源和衬底接在一起, 形成电容(C ; M 2的栅接电源, 总是处于导通状态, 形成电阻(R 。能够有足够的导通时间泄放电流, 保护内部电路不受损害, 如图3(a 所示; 而当电源正常上电时, M 4的|V GS |最大值约为5V , 则不会导通

8、从而影响芯片正常工作, 如图3(b 所示。图2ESD ESD 脉冲时, RC 电路能够检测到这种变化, 但电容C 两端电位不能瞬态变化, 所以电源相对地的正向脉冲变化直接加在电阻R 两端, 因此PMOS 晶体管M 3的栅源电位同步变化, 所以其栅源之间的电压差为零, M 3关闭, 导致V G 点的电位保持不变(在脉冲上升的瞬间 ; 同时由于电源V DD 上的电位不断升高, 所以PMOS 晶体管M 4的栅源之间的电压差不断增大, 当其栅源电压|V GS |>|V T |时, 最后一级PMOS 晶体管M 4导通泄放ESD 电流。当电源上有一相对于地的负向ESD 脉冲时, M 4内寄生的二极管

9、正向导通泄放ESD 电流。在芯片正常工作时, 电容C 承受所有的电源电压, 电阻R 两端没有压降, 可以视为短路, 所以V x 点的电位与V SS 电位相同, PMOS 晶体管M 3导通将V G 点的电位提高图3采用动态检测电路的ESD 保护电路的仿真波形3. 1晶体管M 1, M 2的尺寸对保护电路性能的影响图4是R C 常数的变化对保护电路的影响。随着动态检测电路R C 常数从10ns 增大到50ns , 最后一级晶体管M 4的导通时间, 也即|VGS|>10V 的时间从300ns 增至电源V DD 。由于M 4为PMOS 晶体管, 且其栅源之间的电压小于其阈值电压, 所以最后一级的

10、晶体管不会导通。因此在芯片正常工作时, 这个电源对地的ESD 保护电路不会导通, 即不会影响芯片的正常工作, 而且在这个保护电路内部, 虽然晶体管M 3处于导通状态, 但是在电源和地之间没有电流通路, 所以这个保护电路也不会给芯片带来额外的功耗。3模拟结果讨论本文使用HSpice 对采用动态检测电路的电源和地的ESD 保护电路进行了功能上的仿真。由于ESD 脉冲和电加到320ns , 但超过100ns 后, 导通时间维持在350ns , 不再增加。如果R C 取值太大, 制造工艺中实现高电容和高电阻值有困难, 所以取R C =10ns , 即保护电路的导通时间约为300ns 左右。源正常上电的

11、上升延迟时间不同, 动态检测电路正是根据这种不同而控制ESD 保护电路的开启与否。一般最常用的ESD 测试模型人体模型(HBM 的脉冲上升延迟时间为210ns , 下降时间约为150±20ns ; 而芯片正常工作时电源上电的延迟时间超过1s 。如图3所示, 这是采用动态检测电路的ESD 保护电路在ESD 脉冲和电源正常上电情况下的仿真波形。ESD 保护电路在ESD 脉冲来临时, M 4的|V GS |>10V (高压142图4RC 常数的变化对保护电路的影响M 1的源、漏和衬底都接在一起, 形成一个电容:栅与衬底为2个电容极板, 栅氧化层为电容的介质。虽然MOS 晶体管的源、漏

12、与栅极之间均有寄生电容, 但是这些寄生电容相比栅极与衬底之间的电容可以忽略, 所以M 1现代电子技术2006年第4期总第219期的电容值可以用下面这个公式计算:C =W L C o x =W Lt o x 集成电路3. 3晶体管M 4的尺寸对保护电路性能的影响(1晶体管M 4的作用是通过前级电路的控制正向导通泄放ESD 电流。因此, 对于M 4, 只需保证他能够经受住大的ESD 电流而无需考虑的其他问题。在实际的保护电路中,假设电容值为1p F , 根据式(1 , 可以很容易地计算出2W L =8640(m (栅极氧化层厚度为3000A 。显然这占用的芯片面积太大, 因此只有减小电容值, 取为

13、20. 1p F , 则W L =860(m , 可用W =90m ,L =10m 的MOS 晶体管来实现。一般M 4的宽长比超过1001, 这样大的器件用单栅结构的MOS 管来实现是不现实的。图6反映出M 4尺寸变化对保护电路的影响, 随着M 4宽长比从6×30/1. 5增大到6×60/1. 5, 通过M 4泄放的电流从200mA 增加到400mA 。但是考虑到面积因素, 采用多指型器件, 并联6 当MOS 晶体管工作在非饱和区和饱和区时, 其直流导通电阻是非常大的, 可以分别用下面这2个公式表示:R on =R on =I DS o x W 2(|V GS |-|V T

14、 | -V GS =I DS x |T |(2 (个W/L =50/1. 5的MOS , 如果版图面积允许, M 考虑图2ESD , V X 的电位能够保持与V DD 一致, 对于M 2使得V DS V GS -V T 从而保证M 2工作在饱和区; 当ESD 脉冲进入下降阶段后,V X 点电位开始下降并最终使得M 2的V DS V GS -V T 促使M 2进入非饱和区。对M 2取相同的尺寸, 由公式(2 和(3 ,发现工作在饱和区以及刚进入非饱和区的器件导通电阻基本相同, 随着V X 点电位的下降, 最终非饱和区的电阻减小并保持为一个稳定的最小值(为刚进入非饱和区的器件导通电阻的一半 。如前

15、所述, 要使得RC =10ns , 一般选取0. 1p F 左右的MOS 电容和100k 左右的电阻, 因此由式(3 可以计算出M 2的尺寸(W/L 大约为1. 5/52。3. 2晶体管M 3的尺寸对保护电路性能的影响当电源上加一对地的正向ESD 脉冲时, R C 电路的输出信号V X 与电源电压同步变化, 所以M 3的栅极和源极处于同一电位, M 3关闭导致晶体管M 4的电位处于初始状态(低电平 , 因此晶体管M 4导通泄放ESD 电流; 当ESD 脉图5M 3尺寸变化保护电路的影响冲上升阶段结束进入下降阶段后, 电容开始积累ESD 脉冲带来的电荷, 即处于充电状态, 此时电阻两端的电压(即

16、RC 电路的输出信号电压 开始下降, 也就是说随着ESD图6M 4尺寸变化对保护电路的影响4测试结果讨论前文所述2种低压电源和地之间的ESD 保护电路已应用在基于1. 5s 晶体硅CMOS 工艺的功率集成电路中, 并根据目前应用最广泛的ESD 模型HBM , 采用J EDEC Solid State Technology Association 的J ESD22A114B 标准进行了测试7脉冲进入下降阶段, 晶体管M 3的栅极与源极之间的压差逐渐增大, 当晶体管M 3的栅源之间的电压|V SG |>|V T |时, 经过一定的延迟时间, M 3进入导通状态。一旦晶体管M 3开始导通, 他

17、就会将晶体管M 4的栅极电压抬高, 使得晶体管M 4关闭。为了控制整个保护电路有充足的时间来泄放ESD 电流, 必须使得M 3的导通延迟符合要求。选取M 3的不同W/L 值进行模拟, M 3尺寸变化对保护电路的影响如图5所示。随着W/L 值从3/1. 5减小到1. 5/18, 电路的导通时间从60ns 增加到300ns 。考虑到ESD 脉冲的维持时间约为150ns 左右, 为了保证能安全地泄放ESD 电流, 选择保护电路的导通时间为300ns 左右, 即M 3的宽长比定为1. 5/18。这2种保护电路的测试结果如表1所示。表1两种电源和地的ESD 保护电路的测试结果栅接地(s ×s

18、电源对地HBM 失效电压(kV 采用动态检测电路217×258>4版图面积103×1272虽然采用动态检测电路的电源和地的ESD 保护电路143测试封装材料文毅等:功率集成电路中的高压电源和地之间的ESD 保护Circuits :an IC Design Perspective M .Kluwer Academic Publishers ,2002. 3MingDou Ker. Wholechip ESD Protection Design withEfficient VDD to 1999,46(1 :173VSS ESD Clamp Circuits for Su

19、bmicron 183.VSS ESD Prote比栅接地NMOS 的保护电路的面积大近4倍, 但其HBM 失效电压超过4kV ; 而且芯片高压集成电路部分本身版图面积很大, 其PAD 之间有足够空隙可以放置ESD 保护电路, 所以应用这种带动态检测电路的ESD 保护电路, 既能提高ESD 保护性能, 又不会增加芯片整体面积。5结语本文讨论了应用于功率集成电路的高压电源和地之间的一种采用动态检测电路的ESD 保护电路, 使用HSpice 模拟分析了电路中各个晶体管的尺寸对保护电路CMOS VL SIJ .IEEE Transactions on Electron Devices , 4Ming

20、 Dou Ker. Area efficient VDD toction Circuit P.US Patent 698241Aug. 1996.5Wang A Z ,Feng H G , G ong K , et al . On chip ESD Protec 2tion Design for Inengrated :an Overview for IC De 2.,2001,32(9 :733747. 6, 性能的影响, 从仿真结果得出满足ESD 保护要求的晶体管的最佳尺寸。并将栅接地NMOS 的ESD 保护电路和采用动态检测电路的ESD 试, 4kV HBM 测试。参文献1Merril

21、R , Issaq E. ESD Design MethodologyA .Proc. 15thEOS/ESD Symp. 1993. 2332Albert Z H Wang. On237.chip ESD Protection for Integrated,5:tion ,J ESD2215. A114B , Electrostatic Discharge (ESD 7Arlington , Virginia. J ede Solid State Technology Associa 2Sensitivity Testing Human Body Model (HBM S .USA :J E

22、DEC Solid State Technology Association 2500Wilson Boulevard ,J une 2000.作者简介文毅男,1978年出生, 四川达州人。在读硕士研究生。现主要从事功率集成电路中ESD 保护电路的研究。光纤光缆业仍在低谷徘徊产能严重过剩企业遭遇“寒冬”从2002年全球电信业进入调整期以来, 全球光纤光缆市场需求大幅萎缩, 需求量从2001年的1. 1亿芯公里下降到2002年的约6000万芯公里, 这是全球光纤光缆行业20年来第一次出现负增长, 全球光纤光缆行业十几年来不断扩大的产能出现严重过剩。与此同时, 全球光纤市场的重心逐步转移到亚太地区, 亚太地区的光纤光缆市场需求保持了持续增长。根据KMI 的预测,2004年-2008年全球光纤光缆市场需求平均增长速度为6%, 到2008年通信光缆的市场总需求将达到84