控制信号的时序_第1页
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文档简介

1、实验程序：library ieee;use ieee.std_logic_1164.all;entity schk is port(din,clk,clr: in std_logic; ab: out std_logic_vector(3 downto 0); end schk;architecture one of schk is signal q: integer range 0 to 8; type p is(q0,q1,q2,q3,q4,q5,q6,q7,q8); signal jk,jn:p; signal d:std_logic_vector (7 downto 0); begin

2、 d=11100101; so:process(clk,clr) begin if clr=1 then jk=q0; elsif clk=1 and clkevent then jkq=0; if din=d(7) then jn=q1; else jnq=1; if din=d(6) then jn=q2; else jnq=2; if din=d(5) then jn=q3; else jnq=3; if din=d(4) then jn=q4; else jnq=4; if din=d(3) then jn=q5; else jnq=5; if din=d(2) then jn=q6; else jnq=6; if din=d(1) then jn=q7; else jnq=7; if din=d(0) then jn=q8; else jnq=8;jnq=0;jn=q0; end case; end process; process(q) begin if q=8 then ab=1010; else a

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