数字频率合成的fpga实现

1、基于软核 Nios 的宽谱正弦信号发生器设计指导教师:邵舒渊 参赛学生:李金晶 , 蔡雪君 , 刘杰摘要:本设计运用了基于 Nios II嵌入式处理器的 SOPC 技术。系统以 ALTERA 公司的 Cyclone 系列 FPGA 为数字平台,将微处理器、总线、数字频率合成器、 存储器和 I/O接口等硬件设备集中在一片 FPGA 上,利用直接数字频率合成 (DDFS 技术、数字调制技术实现所要求波形的产生,用 FPGA 中的 ROM 储 存 DDS 所需的波形表,充分利用片上资源,提高了系统的精确度、稳定性和抗 干扰性能。使用新的数字信号处理(DSP 技术,通过在 Nios 中软件编程解决 不

2、同的调制方式的实现和选择。系统频率实现 1Hz 20MHz 可调,步进达到了 1Hz ;完成了调幅、调频、二进制 PSK 、 二进制 ASK 、 二进制 FSK 调制和扫频 输出的功能。关键词:片上可编程系统; Nios II ;数字频率合成;数字调制技术A Wide-band Sine Wave Signal Generator Based on NiosThis designation uses the SOPC technology based on Embedded Processor of Nios II. The system, using the Cyclone series F

3、PGA as a digital bench, connects the MPU, BUS, DDFS CELL, MEMORY and I/O interface and makes them all into a FPGA chip. It uses the technologies of DDFS, Digital Modulate, and stores the datum of the Sine wave into the On Chip Memory in order to generate the required wave. With full using of the chi

4、ps resources, the precision, stabilization and influence resisting were significantly improved. Using the new technology of DSP, it can carry out and choose the modulation of different mode by software .The programmable frequency synthesis is also carried out. The frequency of the output wave can ra

5、nge from 1Hz to 20MHz,and the frequency step change can reduced to 1Hz.We also achieve the functions all in the development section.eg:AM,FM,2PSK,2ASK, the Sine wave of 1KHz and the binary serials of 10Kbps.Fother,we also achieve the function of 2FSK and frequency sweep.Keyword: SOPC ; Nios II; DDFS

6、 ; digital modulate technologySOPC (System on a Programmable Chip片上可编程系统 是 Altera 公司提 出来的一种灵活、高效的 SOC 解决方案。它将一个软核放入 FPGA ,占用片上 资源少, 成本很低; 却扩展了目前世界上最流行的软核嵌入式处理器的性能。可 将处理器、 存储器、 I/O口等系统设计需要的功能模块集成到一个 FPGA 器件上, 构建成一个可编程的片上系统, 具有灵活的设计方式, 可裁减、 可扩充、 可升级, 并具备软硬件在系统可编程的功能。在可编程器件内,还具有小容量高速 RAM 资源和足够的可编程逻辑资源,

7、用于实现其他的附加逻辑。正弦信号发生器以嵌入式处理器 Nios II 为核心, 将微处理器、 总线、 外设、 数字频率合成器、 存储器和 I/O接口等硬件设备集中在一片 FPGA 上, 创建一个 可编程单芯片上系统, 实现了一个软件无线电开发平台, 并完成五大方面的功能: z控制键盘和显示器;z根据输入的频率值,通过数据计算得到频率控制字;z实现数字频率合成器;z实现数字调制器;z实现对数模转换器的控制。这种设计方式使用数字信号处理器技术, 通过软件编程实现不同调制方式的 选择,充分利用了 FPGA 的资源,减少了 CPU 与外设的接口,在很大程度上提 高了系统的速度、可靠性以及系统的成本。其

8、中,片内正弦表 ROM 传出的数据 经 DAC904完成数模转换, 由调制系统完成幅度控制, 以及各种调制方式的实现, 继而经过低通滤波器进行滤波, 再经过宽带运算放大器, 从而得到任意一种具有 一定带负载能力的所需波形。系统总框图如下: 图 1 系统总体框图自定义逻辑包括数字频率合成和数字调制 IP 核;数字调制部分包括正弦波 产生模块和调制控制模块; 其中调制控制又分为 AM 控制、 FM 控制、 ASK 控制、 PSK 控制模块等。以下我们将分别论述其产生的原理。1.各模块实现原理1.1 正弦波产生模块实现原理 图 2 正弦波产生框图相位累加器为 32位累加器,输出为 0 (232-1

9、,作为正弦查询表的地址 输入端。正弦表中存放一个周期的正弦波内的 232个点的数据,输出 0f 为一正弦 波,其频率由“频率控制字”进行调节,输出频率:2clkout M f f FTW =(1-1最小频率分辨率:min 2clkM f f =(2-2其中 M 为相位累加器的位数, FTW 为频率步进控制字, clk f 为时钟频率, 输出信号频率主要取决于频率控制字 FTW 。 当 FTW 增大时, out f 可以不断增加, 综合考虑 Nyquist 采样定理,最高输出频率应小于 /2out f 。根据实验所得,实际 工作频率应小于 /3clk f 。clk f 的取值受 D/A转换速率的

10、限制,由于数模转换部分采用的是高速DAC904,其转换速率约为 160MHz 。则在最高频率 20 MHz时,所产生的波形 在一个周期内仍有 8个点,经后级处理后效果很好,并无明显失真。8min322684/10035/10000+46/10000005/10000000out out out out out FTW f f f f f =×+×+××+×1.2调制系统实现原理 图 3 标准调幅产生硬件框图调制波产生模块中, 在输入时钟频率为 256KHz 条件下, 循环计数器的为数 为八,则累加器为数为八,即 M=8,根据公式 (1-1,当

11、clk f =256KHz, FTW =1时, out f =1KHz,且正弦表中存放的是正弦波一个周期的内 256个点的数据,即 输出调制波为频率为 1KHz 的正弦波。设 8位的幅度控制字大小为 A m ,则经幅 值放大后生成的调制频率表达式为:( cos m m f t A t = (m =21KHz × (1-4经直流叠加,且与载波信号相乘后,得出已调波为:(1-5 变换表达式形式:0000( (cos cos (1cos cos (1cos cos AM m m c mm c a m c s t A A t tA A t t A A m t t=+=+=+ 幅值放大部分可进

12、行调制度 a m 的调节,则可得到调制度可调,载波可变的 调幅波。( ( cosAMs t f t A t =+第 6 页 共 20 页 图 4 调频波产生硬件框图频率调制就是载波信号的瞬时频率偏移随调制信号线性变化。 根据调频波的 表达式 :(1-6瞬时频率: (1-7在幅频变换 IP 核的参数设计算时有:12( ( 22clk clkc f out M M f f f FTW t K f t FTW FTW =+=+(1-8令:12clk c M f FTW = 2( 2clkf M f FTW K f t = (1-91FTW 为载频频率控制字, 2FTW 为调制频率频率控制字, 1FT

13、W 由输入载频计算得出。当最大频偏 为 10K 时。 (cos (+=tf c c FM dt t f K t A t S ( ( cf t K f t =+第 7 页 共 20 页32210K 2( 2268435.456160M M f clk K f t FTW f ×= (1-10调频波的瞬时频率偏移与调制信号的幅度成线性关系。 因为累加器对误差有 积累作用, 所以为了同时达到精度与速度的要求, 我们直接用其幅度去查它所对 应的频偏。由于幅度累加器为 8位,且正负对称。则最小的频率控制字:2268435.456' 2114127FTW = (1-11要实现 5KHz

14、最大频偏时,只要对 f 进行二分频即可。这样,我们就实 现了调频功能。图 5 二进制 ASK 硬件框图设计中,二进制基带序列信号为 m 序列由八位移位寄存器产生,由于 m 序 列一周期内的码元数大概相等(“ 1 ”比“ 0 ”只多一个 ,这个特征保证了在扩 频系统中,用 m 序列作为平衡调制实现扩频是具有较高的载波抑制度,保证了 在后续扩张其它功能的可能性。 ASK 信号由 m 序列和载波相乘实现,即移位寄 存器输出为一随机 1、 0序列,当 mResult (m 序列输出值为 1时,幅值选择控 制器输出幅值为最大值,当 mResult 为 0时,幅值选择控制器输出幅值为 0。m 序列是最长线

15、性移位寄存器序列, 它是由带线性反馈的移位寄存器产生的 第 8 页 共 20 页周期最长的一种序列。 一般来说, 一个 n 级的反馈移存器可能产生的最长周期为:21n m =,则 8位的移位寄存器能产生的最长周期为 127。能产生周期最长的线性移位寄存器的结构由其本原多项式决定, 该本原多项 式应满足:(1 ( f x 是既约多项式,即不能再进行因式分解 (2 ( f x 可除尽 1m x + (21n m =+ (3 ( f x 整除不尽 1q x + (q m <我们采用八级移位寄存器产生小 m 序列, 由本原多项式 84321x x x x +可 知移位寄存器的结构为: 图 16

16、m 序列产生框图 图 6 PSK硬件框图PSK 调制信号产生模块中 m 序列产生器输出为一随机 1、 0序列,当 mResult 为 1时,相位选择控制器输出 0(对应 00相位 ,当 mResult 为 0时,相 位选择控制器输出 312(对应 0180相位 。在频率累加器与正弦表查询之间添加一 相位相加器, 即可实现 m 序列输出为 1时, 已调波输出波形与载波波形一致, m 序列输出为 0时,输出波形出现 0180相位的二进制 PSK 调制。1.3频率稳定度的实现我们采用 20MHz ,频率稳定度不超过 10个 PPM 的晶振作为频率参考源, 经 FPGA 内部 PLL 倍频后得到 16

17、0MHz 作为系统主频。因为 PLL 对波形有提纯 能力,所以最后频率稳定度优于 510 。1.4 显示及键盘部分实现显示及键盘部分由 ZLG7289芯片驱动。 为了提高 Nios II处理器的执行效率, 需要自定义控制 ZLG7289芯片的逻辑指令, 减少 CPU 对键盘显示模块的操作时 间,使整个系统的效率得到了很大的提升。以下是 CPU 通过自定义逻辑指令读 取键盘值的时序图:第 9 页 共 20 页 图 7 读取键盘时序图2 .后级处理电路设计运算放大器选用低功耗、 高速、 宽带运放, 其电流反馈型设计使它可以在高 增益的条件下保持宽带特性。 由于在设计程控增益放大器时还需要一个宽带放

18、大 器,而 OPA2690恰好是一个双运算放大器,因此设计时非常方便,也有利于提 高电路的稳定性。 放大器模块中一组用于差分放大, 将单极性变化为双极性, 另 一组用于低通放大,用 Multisim8分析得出:截止频率约为 70MHz ,在 20MHz 以内幅度可以平坦输出。 由于它自身具有很强的大电流驱动能力, 从实验结果证 明:在 1kHz 20MHz 范围内, 在 50的负载电阻上, 电压峰 -峰值达到 6V ±0.2V 。 图 8 后级处理电路图3、软件设计利用 Altera 的 SOPC Builder系统开发工具和 QuartusII5.0设计软件, 通过使第 10 页

19、共 20 页用 Nios II集成开发环境(IDE ,编制了 5个功能函数,正弦波发生函数,调幅 函数,调频函数,调相函数,扫频函数。 CPU 就可以通过读取键盘值,根据当 前状态执行相应功能。如要产生一个 10KHz 的正弦波, CPU 通过查询内部状态 寄存器选择所要执行的函数, 再对选择开关赋值, 选取所需的功能模块, 从而把 产生正弦波所需的内部硬件接通,最后, CPU 把从键盘读入的所需频率 10K 经 过数据处理转为相应的频率命令字,于是我们就在输出端得到了相应的波形。 图 9 软件流程图4.主要元器件请单类型 型号 数量1片D/A转换器 DAC904 1片宽带放大器 OPA269

20、0 1片FPGA 配置芯片 EPCS1SI8 1片有源晶振 20MHz 1只电压变换芯片 TPS767D301 1片稳压芯片 LM7806CT 1片稳压芯片 MC7906CD2T(3 1片电感 5个LED 指示灯 8个电解电容 100uF 3个电解电容 47 uF 2个滤波电容 0.1 uF 22个二极管 1N4007 2个电阻 10K 30个电阻 501个5、系统测试5. 1测试使用的仪器与测试方法 测试环境在实验室条件下,环境温度为常温 250C ,无强电磁干扰,由市电 220V 供电,通过直流电压源(型号为 DF17432L 3A 转化为 +8V和 8V 对系统供 电。 测试仪器设备序号

21、 名称、型号、规格 数量 备注1 示波器 Agilent54622D 1 测试正弦波, AM ,二进制 PSK ,二进 制 ASK 等的波形2 频谱分析仪 AgilentE4411B 1 测试 FM ,二进制 FSK,扫频输出3 频率计 Agilent 531B1A 1 测试频率稳定度测试方法按照设计要求,我们进行了以下测试:采用了进口 Agilent54622D 示波器对正弦波、 AM 、 PSK 、 ASK 等波形进行 了直观与定量的测量, 主要由示波器观察波形输出失真程度和负载为 50 的电压 输出的峰 -峰值。通过示波器截取原波形由图 10 图 14所示。由于扫频输出和 FM 的最大频

22、率偏移只能用频谱分析仪观察和测量; 所以我 们采用 AgilentE4411B 频谱分析仪,对 FM 、 FSK 、扫频输出等参数进行的定性 与定量测试。通过示波器截取原波形由图 15 图 31所示。为了准确获得频率稳定度的指标,采用了 Agilent 531B1A频率计对频率稳 定度进行了严谨科学的定量的测试。 当所测信号的输出比较大时我们通过测频率 的办法得到系统的频率稳定度, 当系统输出信号比较小时, 我们要通过测周期的 办法先得到系统的周期,再转换为频率进而得到系统的频率稳定度。5.2 指标测试和测试结果(1输出正弦波频率范围和稳定度的测试(2输出正弦波幅度范围的测试频率 1 Hz 1

23、00 Hz 1 k Hz 10 k Hz 50 k Hz 100 k Hz 幅度(V 6.136.136.06 6.066.06 6.06频率 500 k Hz 1M Hz 5 M Hz 10 M Hz 15 M Hz 20 M Hz 幅度(V6.066.006.005.945.815.78实测频率 标称 频率一次二次三次平均频率频率稳 定度1 k Hz 1000.062779 10 k Hz 10000.15396 50 k Hz 50000.82914 100 k Hz 100001.6685500 k Hz 500008.4038 1M Hz 1000016.878 1000016.89

24、75 M Hz10 M Hz 10000169.19 15 M Hz20 M Hz20000338.86测量结果表明正弦波的频率输出范围可达到 1 Hz 20 MHz, 步进可以达到 1 Hz, 且频率输出和步进值均可以通过键盘设置。 输出信号的频率稳定度可以通过下式计算:00|100%f f A f =×其中 A 为频率稳定度, f 为频率的平均值, 0f 为标称频率。 由表中结果可以 看道 1k Hz 10 MHz的输出信号的频率稳定度均达到 510,优于 410的要求。5.3 测试波形截取(1 1kHz 正弦波波形 图 10 1K 正弦波波形(2 1MHz 正弦波波形 图 11

25、 1M 正弦波波形(3 10MHz 正弦波波形 图 12 10M 正弦波波形在波形的测试过程中, 我们先后采用了多种国产与进口示波器进行了测试观 察。 采用国产示波器与进口泰克 TDS3032B 型示波器观察, 在 50的负载电阻上, 电压峰 -峰值达到 6V ±0.2V ,且波形在 1k Hz 10 MHz的范围内十分光滑,无 明显失真。后用高级进口 Agilent54622D 仅在可以观察出在 10 MHz的频率输出 时具有轻微失真。失真原因主要是在 10MHz 的输出频率时,一个周期只采样了 16个点,波形数据会产生快速跳变,从而引起波形的失真。这种及其微小的失 真变化,只有采

26、用了极其高端的示波器才能够显示出来。(4标准调幅载波为 10M ,调制度am =0.1,幅度调制波形: 图 13(5标准调幅载波为 1M ,调制度am =1的幅度调制波形: 图 14(6二进制序列 m 伪随机序列的二进制 ASK 波形 图 15(7二进制序列高低电平交替的二进制 ASK 波形 图 16(8二进制序列为高低电平交替的二进制 PSK 波形 图 17(9模拟调频信号载波为 1MHz, 最大频偏为 10KHz 的频谱图 图 186、误差分析与改进方法6. 1 相位截断误差分析为了取得精细的频率分辨率,我们把 DDS 的相位累加器的位数都取得非 常大,如取 32, 48, 60。如果把相

27、位累加器输出的所有位数全部用来查询正弦函 数表,那正弦表的容量会非常的大。比如相位累加器有 32位,正弦表数据为 8位,则表的容量为 232 x 8 = 34,359,738,368(bits,如此巨大的容量难以实现。假 如能实现,其成本和稳定性也不容乐观。所以在 DDS 中我们使用了相位截断这种方法, 它只取相位累加器输出的高多少位用来查表, 而剩下的就简单的丢弃了。 可想而知, 这样做会使查表的相位值产生误差, 导致输出的正弦幅度值也产生误 差,表现在输出的频谱上就会有杂散信号存在。6.3 幅度量化误差分析幅度量化误差,就是 ROM 存储能力有限引起的舍位误差,也可以认为是由 DAC 分辨

28、率有限引起的误差。幅度量化误差在 DDS 输出谱上表现为背景噪声, 其幅度远小于由相位截断和 DAC 非线性引起的杂散信号幅度,所以对 ROM 舍 位的频谱分析又称为 DDS 的背景杂散分析。下面给出分析的结论。量化误差所引起的量化失真, 用输出信号与量化噪声功率之比 SQR 来衡量。 当 DAC 满幅度输出时,有 :SQR=1.76+6.02B (dB其中 B 是幅度量化的位数, B 一定,噪声的功率就一定。由此可知,若 B=8,则幅度量化的信噪比可达到 49.92dB 。6.4电源噪声这种随机噪声也会对我们的输出波形产生一定的影响,使输出波纹增大。 为减弱这种噪声, 一方面可选择纹波小的电源, 另一方面可以通过电源退耦以 减小其影响。所以本设计采用了 行滤波器对电源进行了滤波。6.5后级运放产生的误差分析由于集成运放自身存在的输入失调电压和输入失调电流的影响, 以及运放本 身增益带宽积与上长速率的影响, 在输入频率较高时, 不可避免的有相位失真的 影响。尽管上述误差是不可避免的, 但是通过选取合适的 K (频率控制字 、cf (系 统时钟频率 、 N (累加器位数和 W (寻址位数值,质量高的电源,适当的 D/A变换器和滤波器平滑台阶,所得到的波形是可以很好的满足题目的