VHDL各种D触发器程序

1、第一题：普通触发器LIBRARY IEEE;USE IEEE STD_LOGIC_1164 ALL;ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINP ROCESS (CLK,Q1) BEGINIF CLK'EVENT AND CLK='1'THEN Q1<=D;END IF;END P ROCESS;Q<=Q1;END FFQ;Q1第二题：异步清零触发器LIBRARY IEEE;US

2、E IEEE STD_LOGIC_1164 ALL;ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC;Q:OUT STD_LOGIC; ACLK:IN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINP ROCESS (ACLK,CLK,Q1)BEGINIF ACLK='1'THEN Q1<='0'ELSIF CLK'EVENT AND CLK='1'THEN Q1<=D;END IF;END PROCESS;Q&

3、lt;=Q1;END FFQ;第三题 :同步清零触发器LIBRARY IEEE;USE IEE、E STD_LOGIC_1164、 ALL; ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC; SCLK:IN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (SCLK,CLK,Q1)BEGINIF CLK'EVENT AND CLK='1' THENIF SCLK='1' THENQ1<

4、='0'ELSE Q1<=D; END IF;END IF;END PROCESS;Q<=Q1;END FFQ;第四题 :异步置位 apre LIBRARY IEEE;USE IEE、E STD_LOGIC_1164、 ALL;PORT (CLKQAPREENTITY Dchu IS: IN STD_LOGIC;: IN STD_LOGIC; :OUT STD_LOGIC;:IN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,CLK,Q1)BEGINI

5、F APRE='1'THEN Q1<='1'ELSIF CLK'EVENT AND CLK='1'THEN Q1<=D;END IF;END PROCESS;Q<=Q1;END FFQ;第五题 :同步置位 spreLIBRARY IEEE;USE IEE、E STD_LOGIC_1164、 ALL; ENTITY Dchu ISPORT (CLKSPRE: IN STD_LOGIC;: IN STD_LOGIC; :OUT STD_LOGIC;:IN STD_LOGIC);END;ARCHITECTURE FFQ OF

6、Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (SPRE,CLK,Q1)BEGINIF CLK'EVENT AND CLK='1' THENIF SPRE='1' THENQ1<='1'ELSE Q1<=D;END IF;END IF;END PROCESS;Q<=Q1;END FFQ;第六题 :异步清零 ,异步置位LIBRARY IEEE;USE IEE、E STD_LOGIC_1164、 ALL;ENTITY Dchu ISPORT (CLK: IN STD_LOGIC; ACLR

7、: IN STD_LOGIC;APRE: IN STD_LOGIC;: IN STD_LOGIC; :OUT STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,ACLR,CLK,Q1)BEGINIF ACLR='1' THENQ1<='0'ELSIF APRE='1'THEN Q1<='1'ELSIF CLK'EVENT AND CLK='1'THEN Q1<=D;END IF;

8、END PROCESS;Q<=Q1;END FFQ;第七题 :同步使能LIBRARY IEEE;USE IEE、E STD_LOGIC_1164、 ALL; ENTITY Dchu ISPORT (CLKEN: IN STD_LOGIC;: IN STD_LOGIC; :OUT STD_LOGIC;: IN STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (EN,CLK,Q1)BEGINIF CLK'EVENT AND CLK='1' THENIF EN='

9、;1' THENQ1<=D;END IF;END IF;END PROCESS;Q<=Q1;END FFQ;第八题 :异步清零 ,置位 ,同步使能LIBRARY IEEE;USE IEE、E STD_LOGIC_1164、 ALL;ENTITY Dchu ISPORT (CLKENACLRAPRE: IN STD_LOGIC;: IN STD_LOGIC;: IN STD_LOGIC;: IN STD_LOGIC;: IN STD_LOGIC; :OUT STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS (APRE,ACLR,EN,CLK,Q1)BEGINIF ACLR='1' THEN Q1<='0'ELSIF APRE='1