集成触发器及时序逻辑电路

1、第十一章 集成触发器与时序逻辑电路触触发发器：器： 能够存储一位二值信息的基本单元电路触触发发器特点：器特点： 1.具有两个能够自行保持的稳定状态，用来表示逻辑状态 0 和 1 2.根据不同的输入信号，可将输出置成 0 或 13.输入信号消失后，能将获得的状态保存下来 11.111.1触发器（Flip-Flop）：能够存储一位二进制数字信号的基本单元电路叫做触发器。特点：具有“记忆”功能。分析下面的电路：当A0时，F=0某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输入端悬空由电路结构得：F=1。干扰发生前后， F的输出值发生的变化，故该电路没有“记忆”功能再看下面的电路：当A0时

2、，F0。某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输入端悬空，但F端反馈回来的值仍然为0，由电路结构得：F=0。说明该电路具有“记忆”功能。其根本原因在于，该电路带有反馈。 数字系数字系统统中，能中，能够够存存储储一位二一位二进进制数字信号的基本制数字信号的基本单单元元电电路路统统称称为为触触发发器。器。 为为了了实现实现触触发发器器记忆记忆一位二一位二进进制数字信号的功能，制数字信号的功能，对对一一个触个触发发器起器起码码有以下的技有以下的技术术要求：要求： 首先，触首先，触发发器器应应具有两个具有两个稳稳定状定状态态，用来，用来记忆记忆二二进进制制数字信号的数字信号的“0”

3、“0”和和“1”“1”。 。 其次，触其次，触发发器能根据不同的器能根据不同的输输入激励信号，分入激励信号，分别别被置被置成成“0”“0”或或“1”“1”的的稳稳定状定状态态。 。 触发器的分类：按稳定工作状态分：双稳态、单稳态和无稳态（多谐振荡器）触发器。本章仅讨论双稳态触发器。按结构分：主从结构和维持阻塞型（边沿结构）触发器。本章仅讨论边沿触发器。按逻辑功能分：RS、JK、D、T和T触发器。本章重点讨论后四种。触发器的作用触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路

4、原来状态无关；触发器和门电路是构成数字电路的基本单元。常用触发器1、基本RS触发器电路组成和逻辑符号基本RS触发器有两种：由与非门构成的和由或非门构成的。由与非门构成：输出端在正常情形下应是完全相反的两种逻辑状态，即两个稳态。当Q=0时，称为“0态”；当Q=1时，称为“1态”。 在触发器中，通常用在触发器中，通常用Q Q的状态表示的状态表示触发器的状态，即触发器的状态，即: :0, 11, 0QQQQ 为触发器的为触发器的0 0状态；状态；为触发器的为触发器的1 1状态。状态。QQSRG1G211011000SR 功 能 说 明输 入QQ输 出0111 10触发器被置 0 触发器置 010QQ

5、SRG1G211011000SR功 能 说 明输 入QQ输 出1001 11触发器被置 1 触发器置 010 触发器置 101QQSRG1G211011000SR 功 能 说 明输 入QQ输 出11 触发器置 010 触发器置 101 触发器保持原状态不变不 变&G1 门输出QSQ DQQ 1G2 门输出QRQ DQQ 1QQSRG1G2 输出状态不定(禁用)不 定11011000SR功 能 说 明输 入QQ输 出 触发器置 010 触发器置 101 触发器保持原状态不变不 变0011输出既非 0 状态，也非 1 状态。当 RD 和 SD 同时由 0 变 1 时，输出状态可能为 0，也可能为

6、1，即输出状态不定。因此，这种情况禁用。因此我们得到了基本RS触发器的功能表如下：RSQ 0 0 不定 0 1 置1 1 0 清0 1 1 保持RS 和 均为低电平有效，故：RS称为：置1输入端或置位输入端称为：清0输入端或复位输入端如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为Q），将触发器由于输入值的影响后的输出状态称为“次态”（用Qn+1或Qn+1表示），可推导出基本RS触发器的真值表如下：RSQQn 10 0 00 0 1保持功能XX0 1 00 1 1置1功能111 0 01 0 1复位功能001 1 01 1 1不定01触发器次态 Qn+1 与输入信号和电路原有状态（

7、现态Qn）之间关系的真值表。00001触发器状态不定01010100触发器置 000101101触发器置 1111110011触发器保持原状态不变说 明Qn+1QnSR与非门组成的基本 RS 触发器特性表 置 0 端 RD 和置 1 端 SD 低电平有效。 R+ S = 1 或 RS0称约束条件 注意特性表由真值表，利用卡诺图化简得：0X1011X0QRSQn1考虑到要避免不定状态发生，（即R、S不能同时为1）故加上一个约束条件：SR=0。所以，基本RS触发器的逻辑函数表达式（特征方程）为：01SRQRSQn由真值表还可以推导出触发器的状态变化情况，以图形表示时，称为状态转换图，简称状态图。图

8、例用圆圈表示触发器的状态，用箭头表示状态的变化方向，发生变化的条件则按顺序标明在箭头旁边。解： 例：设下图中触发器初始状态为 0，试对应输入波形 画出 Q 和 Q 的波形。QQSDRDSRSDRD保持初态为 0，故保持为 0。置 0保持QQ置 1另外，若已知输入信号的波形，则可以作出触发器的波形图。如：求在输入作用下的输出波形。首先，将输入波形分段（作辅助线），再根据触发器的功能表作出输出波形。功能表：RS123456789第1段：输入为01，输出置1；Q第2段：输入为11，输出保持；第3段：输入为01，输出置1；第4段：输入为11，输出保持；第5段：输入为10，输出清0；第6段：输入为11，

9、输出保持；第7段：输入为01，输出置1；第8段：输入为11，输出保持；第9段：输入为01，输出置1；然后作Q的波形Q00 不定；01置1；10清0；11保持。电路组成QQRDSDRSQQRDSDG1G2RDSDQQ互补输出端，正常工作时，它们的输出状态相反。 高电平有效 或非门组成的基本或非门组成的基本 RS 触发器触发器QQRDSDG1G211011000SDRD 功 能 说 明输 入QQ输 出 逻辑功能 0100 01触发器被置 1 触发器置 101QQRDSDG1G211011000SDRD 功 能 说 明输 入QQ输 出逻辑功能 1010 00触发器被置 0 触发器置 010 触发器置

10、 101QQRDSDG1G211011000SDRD 功 能 说 明输 入QQ输 出逻辑功能 00 触发器置 010 触发器置 101 触发器保持原状态不变不 变11G1 门输出QRQDQQ 0G2 门输出QSQDQQ 0QQRDSDG1G211011000SDRD 功 能 说 明输 入QQ输 出 逻辑功能 1100输出既非 0 状态，也非 1 状态。当 RD 和 SD 同时由 1 变 0 时，输出状态是不确定的。所以，这种情况也是不允许的。为保证触发器能正常工作，要求 RDSD = 0。 输出状态不定(禁用)不 定 触发器置 010 触发器置 101 触发器保持原状态不变不 变00001触发

11、器状态不定01010101触发器置 110101100触发器置 0011110011触发器保持原状态不变说 明Qn+1QnSDRD或非门组成的基本 RS 触发器特性表 置 0 端 RD 和置 1 端 SD 高电平有效。 RD SD = 0称约束条件 注意特性表特性方程基本 RS 触发器Qn+1的卡诺图RDSD Qn0100 0111 10 1 0 1 1 0 0特性方程nDDnQRSQ1(约束条件)RD SD = 0基本 RS 触发器特性表的简化表示Qn11001110不定00Qn+1SDRD 基本 RS 触发器的两种形式比较特性表Qn11101010不定00Qn+1SDRD不定1100111

12、0Qn00Qn+1SDRDQQSDRDSRQQSDRDSR逻辑符号置 0、置1 信号低电平有效置 0、置1 信号高电平有效注意弄清输入信号是低电平有效还是高电平有效。通过上面的分析，我们得知触发器的描述至少有下面的几种方法：1、逻辑图2、功能表3、真值表4、卡诺图5、特征方程6、状态图7、波形图Synchronous Flip - Flop 在数字系统中，为了协调各部分有节拍地工作，常常要求一些触发器在同一时刻动作。为此，必须采用同步脉冲，使这些触发器在同步脉冲作用下根据输入信号同时改变状态，而在没有同步脉冲输入时，触发器保持原状态不变，这个同步脉冲称为时钟脉冲 CP。 具有时钟脉冲控制的触发

13、器称为时钟触发器，又称钟控触发器。 同步触发器是其中最简单的 一种，而基本 RS 触发器称异步触发器。 同步触发器 2、钟控RS触发器（同步RS触发器）基本RS触发器由输入信号的组合决定输出，实际中往往需要触发器在某些特定时候（或时刻）才响应输入，因此，必须加入所谓的控制信号，一般是时钟脉冲。电路组成及元件符号功能分析：A)在C=0期间，无论S和R为何值，G3和G4均输出1，此时为保持功能B)在C=1期间，若SR=00，则G3和G4均输出1，触发器保持。 若SR=01，则G3输出1、G4输出0，触发器清0。 若SR=10，则G3输出0、G4输出1，触发器置1。 若SR=11，则G3和G4均输出

14、0，触发器不定。相当于在基本RS触发器前加入两个与非门。只要分析得出这两个与非门的输出，则根据基本RS触发器的功能就能推导出同步RS触发器的功能了。因此，可得出同步RS触发器的功能表：S R Qn+10 0 保持0 1 清01 0 置11 1 不定进一步得出真值表S R Q Qn+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1保持01清000置111不定XX再由真值表填卡诺图R、S均为高电平有效，分别称为：复位端和置位端X110010X考虑到要避免不定状态发生，（即R、S不能同时为1）故加上一个约束条件：SR=0。所以，基本RS触发器的逻辑函数表达式（特征方

15、程）为：01SRQRSQnQRSQn1与基本RS触发器完全相同下面，我们分析一下同步RS触发器的波形。首先，按CP的值分段，当CP=0时，触发器状态保持；当CP=1时，触发器的输出由当时的R、S决定。若已知触发器的初值为0，则输出波形如下：第1段：CP=0，保持。123456789Q第2段：CP=1，R=S=0，保持。第3段：CP=0，保持。第4段：CP=1，R=0，S=1，置1。第5段：CP=0，保持。第6段：CP=1，R=1，S=0，清0。第7段：CP=0，保持。第8段：CP=1，R=S=1，不定。第9段：CP=0，保持。QEdge - Triggered Flip - Flop 边沿触发

16、器只能在时钟脉冲 CP 上升沿 (或下降沿 )时刻接收输入信号，因此，电路状态只能在 CP 上升沿(或下降沿 )时刻翻转。在 CP 的其它时间内，电路状态不会发生变化，这样就提高了触发器工作的可靠性和抗干扰能力。边沿触发器没有空翻现象。 边沿触发器主要有边沿 JK 触发器、维持阻塞 D 触发器、CMOS 边沿触发器等。边沿触发器 3、JK触发器由于RS触发器存在不定状态，所以应用时有局限性，为了克服这个问题，人们更多情况下使用其他的触发器。JK触发器的输入端有三个：时钟脉冲输入端C，控制输入端J和K。其元件符号为：对于边沿触发器，触发时刻有两种情形：CP的上升沿（即由0变1的时刻）和下降沿（即

17、由1变0的时刻）。上面的符号分别与之对应，C端前带圈的为下降沿触发。 主从主从JKJK触触发发器主体是由两个反相的器主体是由两个反相的时钟时钟控制的基本控制的基本RSRS触触发发器串器串联联而，如而，如图图所示。所示。主从JK触发器的两个输出端Q、分别反馈到G9、G8的输入端，从而避免了G9、G8两个门的输入端J、K全为1时，G9、G8输出也全为1的情况出现，解决了触发器使用中的输入端取值的约束问题。 电电路路结结构构&QJCPKG7G9G6G8G5G3G1G4G2主触发器从触发器J1CPK1Q1JC11K&1QCPQ无论触发沿为何值，JK触发器的特征方程只有一个：QKQJQn1由特征方程，我

18、们可以推导出JK触发器的功能表和真值表功能表J K Qn+10 00 11 01 1将输入值代入特征方程得：QQQQKQJQn001保持0101QQQKQJQn清01011QQQQQKQJQn置1QQQQKQJQn111翻转真值表J K Q Qn+10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1保持01清000置111翻转10状态图4、D触发器D触发器的输入端有两个：时钟脉冲输入端C，控制输入端D。其元件符号为：对于边沿触发器，触发时刻有两种情形：CP的上升沿（即由0变1的时刻）和下降沿（即由1变0的时刻）。上面的符号分别与之对应，C端前带圈的为下降沿触发。无

19、论触发沿为何值，D触发器的特征方程只有一个：DQn1由特征方程，我们可以推导出D触发器的功能表和真值表功能表D Qn+10 1将输入值代入特征方程得：01DQn11DQn清0置1真值表D Q Qn+10 0 0 1 1 0 1 1 00清011置1状态图5、T触发器T触发器的输入端有两个：时钟脉冲输入端C，控制输入端T。其元件符号为：对于边沿触发器，触发时刻有两种情形：CP的上升沿（即由0变1的时刻）和下降沿（即由1变0的时刻）。上面的符号分别与之对应，C端前带圈的为下降沿触发。无论触发沿为何值，T触发器的特征方程只有一个：QTQTQTQn1由特征方程，我们可以推导出D触发器的功能表和真值表功

20、能表T Qn+10 1将输入值代入特征方程得：QQQQTQTQn001QQQQTQTQn111保持翻转真值表T Q Qn+10 0 0 1 1 0 1 1 01保持10翻转状态图6、T触发器将T触发器的T端接高电平即为T触发器。T触发器的特征方程为：QQQQTQTQn111其功能为：每来一个触发脉冲，触发器的状态翻转一次。Master - Slave Flip - Flop 为了提高触发器的工作可靠性，要求在 CP 的每个周期内触发器的状态只能变化一次，因此，常采用主从结构的触发器。 主从触发器的工作特点是：CP = 1 期间，主触发器接收输入信号；CP = 0 期间，主触发器保持 CP 下降

21、沿之前状态不变，而从触发器接受主触发器状态。因此，主从触发器的状态只能在 CP 下降沿到达后翻转。 主从触发器 QQFF2SRFF1CPQMQMCP1S1RC11S1RC1从触发器 主触发器 给主从触发器提供反相时钟信号，使它们在不同的时段交替工作。主从主从 RS 触发器触发器QQ1SSC1CP1RR表示时钟触发沿为下降沿 综上所述，主从触发器状态只能在 CP 到达时发生翻转，其它时刻则保持不变。至于状态如何翻转， 则由 CP 之前最后的输入信号值决定。 主从 RS 触发器工作原理 CP 到达时，CP = 0，CP = 1。主触发器被封锁，并保持 CP 到达之前的状态不变。这时从触发器工作，

22、因此 QM = 0 时， Q 置 0；QM = 1时，Q 置 1，即 Q = QM，从触发器翻转到与主触发器相同的状态。1工作封锁0工作封锁10 CP = 0 期间，主触发器被封锁，保持CP 到达之前的状态不变， Q = QM，主从RS触发器状态保持不变。逻辑功能 CP = 1 期间，CP = 0，主触发器接受输入信号，从触发器被封锁，使主从 RS 触发器状态保持不变。QQFF2SRFF1CPQMQMCP1S1RC11S1RC1R从S从QQ1JJC1CP1KK1RQQJKG1GQMQMCP1S1RC11SC1G2&1表示时钟触发沿为下降沿 从触发器 主触发器 特性方程nnnQKQJQ1CP 下

23、降沿到达时有效主从主从 JK 触发器触发器另外，无论哪一种触发器都存在一个问题：在上电的瞬间，触发器的现态是不可预期的，即通电的一霎那，触发器的初始状态可能是0态也可能是1态，那么对于分析电路就带来了一定的麻烦，怎么解决？在普通D触发器的基础上又设置了两个输入端：RD和SD。当RD1，SD0时，无论D为何值均可保证触发器处于1态；当RD0，SD1时，无论D为何值均可保证触发器处于0态。故这两个输入端分别称为：异步清零和置位端（低电平有效）。当然，其余类型的触发器也可以仿效来设置，所以触发器在应用时一定要注意其初始化问题。例已知维持阻塞D触发器CT74LS74的时钟脉冲CP 和 D 端输入信号的

24、波形，试画出触发器输出 Q 和 Q 的波形。设触发器的初始状态为Q=0。Q01解：1001DCP2345Q集成维持阻塞 D 触发器 CT74LS74 介绍CT74LS74逻辑符号 CT74LS74功能表100Qn011 置 01111保持0011异步置 1101异步置 0010说 明Qn+1DCPSDRD不允许 置 1 异步置 0 端 RD 和异步置1 端 SD 的置0、置1信号对触发器的控制作用优先于 CP 和 D 的信号。 CT74LS74 工作时，不允许RD 和 SD 同时取0，应取 RD = SD = 1。各种触发器之间的相互转换用待求触发器的输入表示现有触发器的输入信号，从而求出转换

25、电路。用JK触发器实现D触发器功能。分析：JK触发器是现有触发器，而D触发器为待求。所以应求出用D来表示J、K的表达式。解：比较两种触发器的特征方程得：DQDQKQJQJKnn11:两式若要相等，则必有：作图得：DQQDQQD)(DKDJ;D用JK触发器实现T触发器功能。分析：JK触发器是现有触发器，而T触发器为待求。所以应求出用T来表示J、K的表达式。解：比较两种触发器的特征方程得：QTQTQTQTQKQJQJKnn11:两式若要相等，则必有：作图得：TKJT用JK触发器实现T触发器功能。分析：JK触发器是现有触发器，而T触发器为待求。考虑到T触发器是将T触发器的T端置1得到，所以只要求出T

26、触发器，再令T1即可。解：利用上题的结论得：+Vcc用D触发器实现JK触发器功能。分析：D触发器是现有触发器，而JK触发器为待求。所以应求出用J、K来表示D的表达式。解：比较两种触发器的特征方程得：QKQJQJKDQDnn11:两式若要相等，则必有：作图得：QKQJD用D触发器实现T触发器功能。分析：D触发器是现有触发器，而T触发器为待求。所以应求出用T来表示D的表达式。解：比较两种触发器的特征方程得：QTQTQTDQDnn11:两式若要相等，则必有：作图得：QTQTQTD用D触发器实现T触发器功能。分析：D触发器是现有触发器，而T触发器为待求。先作出T触发器，再令T为1即得T触发器。解：利用

27、上题结论得：用T触发器实现JK触发器功能。分析：T触发器是现有触发器，而JK触发器为待求。所以应求出用J、K来表示T的表达式。解：比较两种触发器的特征方程得：QKQJQJKQTQTQTnn11:两式若要相等，则必有：作图得：KTJT;同一个信号既要等于J又要等于K，这是不可能的！首先，我们列出JK触发器的真值表：J K Q Qn+10 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0再根据T触发器的功能表： T Q0 保持1 翻转反过来使用，即：当触发器状态保持时，T0当触发器状态翻转时，T1T00011110填卡诺图，化简得：000

28、10111KQQJQn1作图得：用T触发器实现D触发器功能。分析：T触发器是现有触发器，而D触发器为待求。所以应求出用D来表示T的表达式。解：比较两种触发器的特征方程得：DQDQTQTQTnn11:两式若要相等，则必有：T不可能既等于D，同时又等于DTDT;DQQDQQD)(D此路不通！首先作出D触发器的真值表：D Q Qn+10 0 00 1 01 0 11 1 1再根据T触发器的功能表 T Qn+10 保持1 翻转反过来使用，即：当触发器状态保持时，T0当触发器状态翻转时，T1T0110写表达式：QDT作图：用T触发器实现T触发器功能。解：令T1即可，作图得：2、触发器的波形分析首先观察触

29、发器的符号，确定其触发时刻。其次写出触发器的驱动方程。再将驱动方程代入其特征方程求出次态方程。最后，根据处值、触发时刻和次态方程作触发器的输出波形。已知各触发器的初态均为0，求作在CP作用下的触发器输出波形。1Q1Q2Q2Q例：如图电路，设触发器的初态为1，求输出波形。QQ 触发器五种逻辑功能的比较无约束，但功能少无约束，且功能强令 J = K = T即可令J = K = 1即可 D 功能1 0Qn+110DQn+1 = D T 功能 QnQnQn+110TnnQTQ 1 RS 功能不定01 QnQn+111011000SRQn+1 = S + RQnRS = 0(约束条件) JK 功能 Qn

30、10 QnQn+111011000KJQn+1 = JQn + KQnT功能(计数功能) 在 J = K = 1 时，只有 CP 输入端，无数据输入端。来一个CP翻转一次。Qn+1 = Qn 不同逻辑功能间的相互转换1. JK D2. JK T、T因此，令J = K = D已有Qn+1 = JQn+ KQn欲得 Qn+1 = DQQCPDC11J1KQQC11J1KQQCP1C11J1KTCP转换方法(1) 写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程，得出给定触发器中输入 信号的接法。3. D JK已有 Qn+1 = D欲得Qn+1

31、 = JQn + KQn因此，令nnQKQJ nnQKQJD 4. D T已有 Qn+1 = D 欲得Qn+1 =nQT 已有 Qn+1 = D欲得 Qn+1 = Qn因此，令D = QnnQT 因此，令D =QQCPC11DQQCPC11DTQQCPJC11DK5. D TQ2Q11D1DFF1FF2石英方波振荡器4MHzC1C1CP例 下图为分频器电路，设触发器初态为 0，试画 出Q1、Q2 的波形并求其频率。C1CPQ1C1两个 D 触发器均构成 CP 触发的计数触发器 CP解：fQ1 = fCP/2 = 2 MHz， fQ2 = fCP/4 = 1 MHzCPQ10Q20对 CP 二分

32、频对 CP 四分频1010RDSDQ1JSDC1CP1KRSRDCP解：例 试对应输入波形画出下图电路的输出波形。C1CPSDSRRDQ1Qn+1 = JQn + KQn = Qn Qn+Qn Qn = Qn当异步端无信号时，触发器将在 CP 时翻转。RD和 SD为非有效电平触发器和门电路是构成数字系统的基本逻辑单元。前者具有记忆功能，用于构成时序逻辑电路；后者没有记忆功能，用于构成组合逻辑电路。触发器小结触发器小结触发器的两个基本特点：有两个稳定状态；在外信号作用下，两个稳定状态可相互转换，没有外信号作用时，保持原状态不变。因此，触发器具有记忆功能，常用来保存二进制信息。一个触发器可存储 1

33、 位二进制码，存储 n 位二进制码则需用 n 个触发器。触发器的逻辑功能是指触发器的次态与现态及输入信号之间的逻辑关系。其描述方法主要有特性表、特性方程、驱动表、状态转换图和波形图(又称时序图)等。 触发器根据逻辑功能不同分为 D 触发器 T 触发器 RS 触发器 JK 触发器 T触发器1 0Qn+110DQn+1 = DQnQnQn+110TnnQTQ 1不定01 QnQn+111011000SRQn+1 = S + RQnRS = 0(约束条件)Qn10 QnQn+111011000KJQn+1 =JQn + KQn只有 CP 输入端，没有数据输入端。Qn+1 = Qn电平触发器 边沿触发

34、器 主从触发器 根据触发方式不同分为 例如QQ1JJC1CP1KKQQ1JJC1CP1KKQQ1JJC1CP1KK 根据是否受时钟控制分为 异步触发器 钟控触发器 基本 RS 触发器是构成各种触发器的基础。它的输出受输入信号直接控制，不能定时控制，常用作集成触发器的辅助输入端，用于直接置 0 或直接置 1。使用时须注意弄清它的有效电平，并满足约束条件。基本 RS 触发器同步触发器、主从触发器和边沿触发器不同触发方式的工作特点 正电平触发式触发器的状态在 CP = 1 期间翻转，在 CP = 0 期间保持不变。电平触发式触发器的缺点是存在空翻现象，通常只能用于数据锁存。 主从触发器由分别工作在时

35、钟脉冲 CP 不同时段的主触发器和从触发器构成，通常只能在 CP 下降沿到达时状态发生翻转，而在 CP 其它时刻保持状态不变。它虽然克服了空翻，但对输入信号仍有限制。 分析触发器时应弄清楚触发器的功能、触发方式和触发沿(或触发电平)，并弄清楚异步输入端是否加上了有效电平。 边沿触发器只能在 CP 上升沿(或下降沿)时刻接收输入信号，其状态只能在 CP 上升沿(或下降沿)时刻发生翻转。它应用范围广、可靠性高、抗干扰能力强。 11.211.2数字数字逻辑电逻辑电路路组合逻辑电路组合逻辑电路 组合电路组合电路时序逻辑电路时序逻辑电路 时序电路时序电路组合逻辑电路的特点：任意时刻电路的输出仅仅取决于这

36、一时刻的输入信号，而与电路其他时 刻的输入和输出无关。时序逻辑电路的特点：任意时刻电路的输出不但取决于这一时刻的输入信号，而且还与电路原的来输入信号（即电路的状态）有关。一、时序逻辑电路的基本特性 功能上：功能上：。 结结构上：构上：包含存储电路和组合电路存储器状态和输入变量共同决定输出 时时序序电电路特点路特点 1. 时序电路通常包括组合电路和存储电路两部分， 存储电路用于存储电路的状态（以前的输入对电 路的影响），必不可少。2. 存储电路的输出反馈到电路的输入端，与输入信号 一起共同决定电路的输出。任何时刻的输出状态不仅取决于该时刻的输入状态，而且还取决于电路原来的状态。逻辑功能特点：电路

37、结构特点：由存储电路和组合逻辑电路组成。时序逻辑电路的结构框图时序逻辑电路结构框图：X：时序电路的输入信号（n个）W：存储电路的输入信号（k个）Q：存储电路的输出信号（k个）Y：时序电路的输出信号（m个）根据逻辑功能不同分为 寄存器 移位寄存器 计数器 顺序脉冲发生器 根据电路结构不同分为 同步时序逻辑电路 异步时序逻辑电路 所有触发器的时钟端连在一起。所有触发器在同一个时钟脉冲 CP 控制下同步工作。时钟脉冲 CP 只触发部分触发器，其余触发器由电路内部信号触发。因此，触发器不在同一时钟作用下同步工作。二、时序逻辑电路的类型 根据给定的电路，写出它的输出方程和驱动方程，并求状态方程。 输出方

38、程：时序逻辑电路的输出逻辑表达式，通常为现态和 输入变量的函数。驱动方程：各触发器输入端的逻辑表达式。状态方程：将驱动方程代入相应触发器的特性方程中所得到 的方程 。三、同步时序逻辑电路的分析方法三、同步时序逻辑电路的分析方法从给定电路写出存储电路中每个触发器的驱动方程 （输入的逻辑式），得到整个电路的驱动方程。将驱动方程代入触发器的特性方程，得到状态方程。从给定电路写出输出方程。2. 列状态转换真值表。 将电路现态的各种取值组合代入状态方程和输出方程进行计算，求出相应的次态和输出，从而列出状态转换真值表。如现态的起始值已给定，则从给定值开始计算。如没有给定，则可设定一个现态起始值依次进行计算

39、。在计算时，不能漏掉任何一种现态的取值组合。分析逻辑功能。 根据状态转换真值表来说明电路逻辑功能。 4. 画状态转换图和时序图。 状态转换图是指电路由现态转换到次态的示意图。电路的时序图是指在时钟脉冲 CP 作用下，各触发器状态变化的波形图，又称工作波形图。C11J1KC11J1K&C11J1K&FF0FF1FF2Q0Q1Q2Q2YCP&1例 试分析图示电路的逻辑功能，并画出状态转换图和时序图。解：这是时钟 CP 下降沿触发的同步时序电路，CPC1C1C1 分析时不必考虑时钟信号。分析如下： C11J1KC11J1K&C11J1K&FF0FF1FF2Q0Q1Q2Q2YCP&1Q2nY = Q2

40、n Q0nJ2 = Q1n Q0n ，J0 = K0 = 1J1 = Q2n Q0n ，K1 = Q0nK2 = Q0n1J1K11. 写方程式(1) 输出方程(2) 驱动方程Q0n1KQ0n&1JQ2n1K1JQ1n&Q0nQ0n+1 = J0 Q0n + K0 Q0n = 1 Q0n + 1 Q0n = Q0n Q1n+1 = J1 Q1n + K1 Q1n Q2n+1 = J2 Q2n + K2 Q2n = Q1n Q0n Q2n + Q0n Q2n J0K0J1K1J2K2(3) 状态方程代入 J0 = K0 = 1代入 J1 = Q2n Q0n ，K1 = Q0n 代入 J2 = Q

41、1n Q0n ，K2 = Q0nC11J1KC11J1K&C11J1K&FF0FF1FF2Q0Q1Q2Q2YCP&1= Q2n Q0n Q1n + Q0n Q1n2. 列状态转换真值表设电路初始状态为 Q2 Q1 Q0 = 000，则0001000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次 态现 态 将现态代入状态方程求次态： Q0n+1 = Q0n = 0 = 1 Q1n+1 = Q2n Q0nQ1n+Q0nQ1n = 0 0 0 + 0 0 = 0 Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 0 0 0 + 0 0 = 0 将现态代入输出方程求 YY =

42、Q2n Q0n = 0 0= 02. 列状态转换真值表设电路初始状态为Q2 Q1 Q0 = 000，则将新状态作现态，再计算下一个次态。YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次 态现 态00010001000010 Y = Q2n Q0n = 0 1= 0 Q0n+1 = Q0n = 1 = 0 Q1n+1 = Q2n Q0nQ1n+Q0nQ1n = 0 1 0 + 1 0 = 1 Q2n+1 = Q1n Q0n Q2n + Q0n Q2n = 1 0 0 + 0 0 = 01000101010100100011100110010 可见：电路在输入第 6 个脉冲 CP 时返回原

43、来状态，同时在输出端 Y 输出一个负跃的进位信号。以后再输入脉冲，将重复上述过程。依次类推2. 列状态转换真值表设电路初始状态为Q2 Q1 Q0 = 000，则YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次 态现 态00010001000010一直计算到状态进入循环为止该电路能对 CP 脉冲 进行六进制计数，并在输出端 Y 输出一个脉冲下降沿作为进位输出信号。故为同步六进制计数器。3. 逻辑功能说明 CP 脉冲也常称为计数脉冲。/ 0/ 0/ 0/ 1圆圈内表示 Q2 Q1 Q0 的状态；箭头表示电路状态转换的方向；箭头上方的“ x / y ”中，x 表示转换所需的输入变量取值，y

44、表示现态下的输出值。4. 画状态转换图和时序图000001010YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输出次 态现 态00010001000010100010101010010001110011001000001000Q2 Q1 Q0 x / y/ 0/ 00111001014. 画状态转换图和时序图000001010011100101Q2 Q1 Q0 x / y/ 0/ 0/ 0/ 0/ 0/ 1CP123456 必须画出一个计数周期的波形。100Q0Q1Q2000010Y110000000001101C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1例 试分析图示同

45、步时序逻辑电路的逻辑功能，列出状态转换真值表，并画出状态转换图和时序图。解：这是时钟 CP 下降沿触发的同步时序电路，C1CPC1 分析时不必考虑时钟信号。分析如下： C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1Q1nY = Q1n Q0nJ0 = K0 = 11J1K11. 写方程式(1) 输出方程(2) 驱动方程Q0nJ1 = K1 = X Q0n1J1K X Q0n2. 列状态转换真值表设电路初始状态为 Q1 Q0 = 00，当 X = 0 时00100YQ0n+1Q1n+1Q0nQ1n输出次 态现 态100100111011001 当 X = 0 时，电路为四进制加法

46、计数器。2. 列状态转换真值表设电路初始状态为 Q1 Q0 = 00，当 X = 1 时00110YQ0n+1Q1n+1Q0nQ1n输出次 态现 态110110110010000 当 X = 1 时，电路为四进制减法计数器。该电路为同步四进制加 / 减计数器。3. 逻辑功能说明 Up - Down CounterCP4. 画状态转换图和时序图Q2 Q1 Q0 x / y10Q0Q1000111000110110/ 00/ 00/ 00/ 1X=01/ 01/ 11/ 01/ 000111001X=112345678X00Y110110四、异步时序逻辑电路的分析方法四、异步时序逻辑电路的分析方法

47、异步与同步时序电路的根本区别在于前者只有部分触发器受时钟控制，而后者是全部触发器受同一时钟控制。因此，分析异步时序电路时需写出时钟方程，并特别注意各触发器的时钟条件在何时满足。C11J1KC11J1KC11J1KFF0FF1FF2Q0Q1Q2YCP11例 试分析图示电路的逻辑功能，并画出状态转换图和时序图。这是异步时序逻辑电路。分析如下：解：C1C1FF1 和 FF2 受 Q0 下降沿触发CPC1 FF0 受 CP 下降沿触发C11J1KC11J1KC11J1KFF0FF1FF2Q0Q1Q2YCP11. 写方程式(1) 时钟方程(3) 驱动方程(2) 输出方程(4) 状态方程CP1 = CP2

48、 = Q0 FF1、FF2 由 Q0 下降沿触发CP0 = CP FF0 由 CP 下降沿触发Y = Q2n11J1KJ0 = K0 = 1Q2nQ1nQ1nQ2Y1K1JJ2 = Q1n ，K2 =Q1nJ1 =Q2n ， K1 = 11J1K1J1 = Q2n ，K1 = 11. 写方程式(1) 时钟方程(3) 驱动方程(2) 输出方程(4) 状态方程CP1 = CP2 = Q0 FF1和 FF2由 Q0 下降沿触发CP0 = CP FF0 由 CP 下降沿触发Y = Q2nJ0 = K0 = 1J2 = Q1n ，K2 = Q1nQ0n+1 = J0 Q0n + K0 Q0n Q2n+1

49、 = J2 Q2n + K2 Q2n = 1 Q0n + 1 Q0n = Q0n代入 J0 = 1，K0 = 1代入 J1 = Q2n， K1 = 1Q1n+1 = Q2n Q1n Q0下降沿有效Q0n+1 = Q0n CP 下降沿有效Q2n+1 = Q1n Q2n+Q1n Q2n Q0 下降沿有效代入 J2 = Q1n， K2 = Q1n = Q2n Q1n + 1 Q1n = Q2n Q1n = Q1n Q2n + Q1n Q2n = Q1n Q2n +Q1nQ2n Q1n+1 = J1 Q1n + K1 Q1n 2. 列状态转换真值表设初始状态为Q2 Q1 Q0 = 0000100000

50、 Q0n+1 = Q0n = 0 = 1 Y = Q2n = 001YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲CP0 = CP，FF0满足时钟触发条件。CP1 = CP2= Q0 为上升沿，FF1 和FF2 不满足时钟触发条件，其状态保持不变。0 02. 列状态转换真值表设初始状态为Q2 Q1 Q0 = 0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲0101001 Q0n+1 = Q0n = 1 = 0将新状态“001”作为现态，再计算下一个次态。CP1 = CP

51、2 = Q0 为下降沿，FF1 和 FF2 满足时钟触发条件。 Q2n+1 = Q1n Q2n +Q1n Q2n = 0 0 +0 0 = 0 Y = Q2n = 0 Q1n+1 = Q2n Q1n = 11 =1 电路构成异步六进制计数器，同时向高位送出一个负跃变的进位信号。3. 逻辑功能说明2. 列状态转换真值表设初始状态为Q2 Q1 Q0 = 0000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲00101001101001000111001100101000101一直计算到电路状态进入循环为止。依次类推4. 画状态转换图

52、和时序图Q2 Q1 Q0 x / y/ 0000001010011100/ 0/ 0/ 0/ 1/ 1101000010000011101001000111000101000100000YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n输 出次 态现 态CP2CP0CP1时 钟 脉 冲10110110010Y110010100Q0Q1Q2000000000 当计数至第 6 个计数脉冲CP 时，电路状态进入循环，Y 输出进位脉冲下降沿。CP123456001/ 04. 画状态转换图和时序图000001010011100Q2 Q1 Q0 x / y/ 0/ 0/ 0/ 1/ 1101101五、计数

53、器五、计数器 计数器(Counter)用于累计输入时钟脉冲的个数，还常用于分频和进行数字运算。 计数器分类如下： 按时钟控制方式不同分 异步计数器 同步计数器 同步计数器比异步计数器的速度快得多。按计数增减分加法计数器 减法计数器 加 / 减计数器(又称可逆计数器) 对计数脉冲作递增计数的电路。 对计数脉冲作递减计数的电路。 在加 / 减控制信号作用下，可递增也可递减计数的电路。 按计数进制分按二进制数运算规律进行计数的电路 按十进制数运算规律进行计数的电路 二进制计数器 十进制计数器 任意进制计数器(又称 N 进制计数器)二进制和十进制以外的计数器 FF01J1KRC1Q0Q1Q2Q3FF1

54、1J1KRC1FF21J1KRC1FF31J1KRC11CPRD JK 触发器构成的 4 位异步二进制加法计数器11J1K1J1K1J1K1J1KC1CPC1Q0C1Q1C1Q21、异步计数器、异步计数器 异步二进制计数器 （1）异步二进制加法计数器 依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。00010010CPQ3Q0Q1Q2000011110000 输入第“1”个计数脉冲时，计数器输出为“0001”；输入第“2”个计数脉冲时，计数器输出为“0010”。输入第“15”个脉冲时，输出“1111”，当输入第“16”个脉冲时，输出返回初态“0000”，且 Q3 端输出进位信号下降沿。

55、因此，该电路构成 4 位二进制加法计数器。工作原理00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计 数 器 状 态计数顺序 4 位二进制加法计数器状态表 D 触发器构成的异步二进制加法计数器 其工作原理与前述 JK 触发器所构成的二进制计数器的相同。不同的是用 CP 上升沿触发计数。FF01DRC1Q0Q1Q2Q3FF11DRC1FF21DRC1FF31DRC1CPRDQ0Q1Q2Q31D1D1D1DC1CPQ0Q1Q2C1C1C1与 JK

56、触发器一样，D 触发器也可组成二进制计数器。与 JK 触发器不同的是， D 触发器用 触发。niQ1 依次输入脉冲时，计数状态按 4 位二进制数递增规律变化。00010010CPQ3Q0Q1Q2000011110000 输入第“1”个计数脉冲时，计数器输出为“0001”；输入第“2”个计数脉冲时，计数器输出为“0010”。输入第“15”个脉冲时，输出“1111”，当输入第“16”个脉冲时，输出返回初态“0000”，且 Q3 端输出进位信号下降沿。因此，该电路构成 4 位二进制加法计数器。工作原理FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11C

57、PRD JK 触发器构成的 4 位异步二进制减法计数器Q0Q1Q2Q3（2）异步二进制减法计数器C1CP11J1K1J1K1J1K1J1KC1Q0Q1C1Q2C1 依次输入脉冲时，计数状态按 4 位二进制数递减规律变化。11111110CPQ3Q0Q1Q2000000010000 输入第“1”个计数脉冲时，计数器输出为“1111”；输入第“2”个计数脉冲时，计数器输出为“1110”。输入第“15”个脉冲时，输出“0001”，当输入第“16”个脉冲时，输出返回初态“0000”。因此，该电路构成 4 位二进制减法计数器。工作原理00001610001501001411001300101210101

58、101101011109000181001701016110150011410113011121111100000Q0Q1Q2Q3计 数 器 状 态计数顺序4 位二进制减法计数器状态表 （3）异步二进制计数器的构成方法CPi = Qi 1CPi = Qi 1减法计数 CPi = Qi 1CPi = Qi 1加法计数 下降沿触发式 上升沿触发式 计数触发器的触发信号接法计数规律 将触发器接成计数触发器，然后级联，将计数脉冲CP 从最低位时钟端输入，其他各位时钟端接法如下表：十进制计数器与 4 位二进制计数器的比较8421BCD 码十进制计数器的设计思想：在 4 位二进制计数器基础上引入反馈，强迫

59、电路在计至状态 1001 后就能返回初始状态 0000，从而利用状态 0000 1001 实现十进制计数。 （4）异步十进制计数器 四位二进制加法计数器状态表 00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计 数 器 状 态计数顺序十进制计数器状态表 00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计 数 器 状 态计数顺序十进制计数器与4 位二进制计数器比较 只

60、利用了 4 位二进制加法计数器的前十个状态 0000 1001。 JK 触发器构成的 8421BCD 码异步十进制加法计数器1J1KRQ0Q1Q2Q31J1KR1J1KRFF0FF1FF2FF31J1KR1RDCP&C1C1C1C1异步十进制加法计数器00010010CPQ3Q0Q1Q2000010010000当输入第“10”个脉冲时，计数器由“1001”状态返回到“0000”状态，跳过了 1010 1111 六种状态，同时 Q3 输出一个负跃变的进位信号给高位计数器 ，从而实现了十进制加法计数。工作波形000010100190001811107011061010500104110030100