恢复余数法定点原码一位除法器的设计

1、课程设计报告课程设计名称:计算机组成原理课程设计课程设计题目:恢复余数法定点原码一位除法器的设计（系）：业:级:号:名:指导教师:完成日期:第1章总体设计方案1.1设计原理1.2设计思路1.3设计环境第2章详细设计方案2.1顶层方案图的设计与实现.2.1.1创建顶层图形设计文件.2.1.2器件的选择与引脚锁定.2.1.3编译、综合、适配2.2功能模块的设计与实现2.2.1寄存器模块的设计与实现.2.2.2数据选择器模块的设计与实现2.2.3补码器模块的设计与实现.2.2.4加法器模块的设计与实现.2.2.5移位寄存器模块的设计与实现2.3仿真调试第3章编程下载与硬件测试.4.4.5.6.6.6

2、.813151619223.1编程下载3.2硬件测试及结果分析参考文献222224附录（电路原理图）25-I-第1章 总体设计方案第1章总体设计方案1.1设计原理定点原码一位除法器的原理是根据人工进行二进制除法的规则：判断被除数 与除数的大小，若被除数小，则上商0,并在余数最低位补0,再用余数和右移一 位的除数比，若够除，则上商1,否则上商0。然后继续重复上述步骤，直到除尽（即余数为0）或已得到的商的位数满足精度要求为止。上述计算方法要求加法器的位数为除数位数的两倍。另外，上商0还是1是计算者用观察比较的办法确定的，而计算机只能用做减法判断结果的符号为负还 是为正来确定。当差为负时，上商为 0

3、,同时还应把除数再加到差上去，恢复余 数为原来的正值之后再将其左移一位。若减得的差为 0或为正值时，就没有恢复余数的操作，上商为1，余数左移一位。1.2设计思路定点原码一位除法的计算有恢复余数和加减交替两种算法，商的符号为除数 与被除数两符号位的异或值，数值则为两数绝对值相除后的结果。此设计方案仅 采用恢复余数法进行设计。该方案的整体设计主要包含五个部分，分别是寄存器、 数据选择器、补码器、加法器以及移位寄存器。寄存器 数据选择器选择数据寄存器：寄存被除数 X和余数的其中一个，6位进制数（包含2位符号位），D触发器，上 升沿触发;除数寄存器:余数寄存器:寄存除数丫，6位二进制数（包含2位符号位

4、），D触发器,上升沿触发;寄存余数，6位二进制数（包含2位符号位），D触发器,上升沿触发;数据选择器-3-选择器A :“与”门逻辑电路，选择输出0和除数丫的其中一个。当输入低电平时，输出0;当输入高电平时，输出除数 丫 ；选择器B:“与”门逻辑电路，选择输出被除数 X和余数的其中一个。当输入低电平时，输出被除数；当输入高电平时，输出余数;补码器:将除数丫的4位有效二进制数取反加一，求其Y补;加法器加法器A :将数据选择器选择数据寄存器中的值和 讦补求和，判断结 果正负，决定上商0还是上商1;加法器B :若加法器A中的结果为负，将结果加除数 丫，恢复余数;移位寄存器移位寄存器：实现移位功能，将被

5、除数（余数）左移;商移位寄存器：寄存每一次计算所得的商，依次左移得到最终结果商。恢复余数法定点原码一位除法器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*bit文件并下载到FPGA XCV200可编程逻辑芯片中, 经硬件测试验证设计的正确性。其原理框图如图1.1所示。图1.1恢复余数法除法器的原理框图第2章详细设计方案FPGA实验板、微硬件环境：伟福COP2000型计算机组成原理实验仪、机;B回区CDP2DQMI j9机££!虚JEM 宾於统 南点儒备实JE 右 IS茲F ttt, Tavc-cn, co=fc» 4躱益，匚编迪 运fi(E帮跡

6、纲卓I & g爲酹列喇-16-eo102U3Uuu506n70 RD 90 AO BU CUoaeoeoeoeo 00 oe oaeoeaeooB 00 ae UO DU OU DU OU Ou Utl UU DD OU DD UO EfU DU UU UD DU DD QD UD QU DD DD DD DD DD DD DD nn nn no dd dd no na nn nn nn nn no no na nn nn nn nn nn nn nn noeoeoeoeo ao oe oaeoeaeooB 00 ae ua tfO oa tfO eo 00 oe UO OD OU O

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9、 w Project LoipleenUlion Tools Help 01 引I曲I 1.1 -,l 二I I 耀IFJm Wraioni 口 eaheQ keshf sellB a/kesheae keahe¥ airriprirriB B dit関.Flow Donten 区 Rtpcrh. 5呻4® ®DtiiAa gTAvI*Simulation賽匮HPif HrUTATTOM JS r CPftOCfrfBlHHlWGI*陵VFB-lftcbtt 口 hPern rem PemPernPenn.taitXiiiriH Foundafiw F3.ii-M

10、&&saQA£- HonJaii 10 oe.-*9.oo 2(HH):Cipening pKip&ct (TlSytawe'iprojectaLxjrigyice&rie.Design Trtrt sehfrmartic:Reading XllinK projetl.圧E irrternal error 101Cdtixde-'第2章详细设计方案2.1顶层方案图的设计与实现设计采用自上而下的设计方法，顶层方案图实现恢复余数法定点原码一位除法器的逻辑功能，采用原理图设计输入方式完成，电路实现基于 FPGA XV200可 编程逻辑芯片。在

11、完成原理图的功能设计后，把输入/输出信号安排到 FPGAXV200指定的引脚上去，实现芯片的引脚锁定。2.1.1创建顶层图形设计文件顶层图形文件主要由三个寄存器模块 （U2、U5、U7）、两个数据选择器模块、 一个补码器模块、两个加法器模块以及两个移位寄存器模块组装而成的一个完整 的设计实体。可利用Xilinx Foundation F3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示。P213P103P102P101P100LOOP 了 3LOU LOG LOG LOC LOG：LOC=P 盯 LOC=P9e LOOP 盯 LOC=PS6LOC=P85LOC=PS4 LOC=P

12、82 LOC=PS1SSOCLKS1BDB2B1S3日2OUTflB3OUTIB4CXJT205ounADOiliA1oursA2A3斗4A5554492813o2113o5zi8s723230303212120260617112121212212122211212P P P P P P P PPPPPPPPPPPPP图2.1定点原码一位除法器顶层图形文件结构图 2.1 中 P81、P82、P84、P85、P86、P87为从高位到低位被除数输入端;P96、P97、P100、P101、P102、P103为从高位到低位除数输入端；P213为脉冲信号输入端；P73为始能端，开始时为低电平，以后一直处

13、于高电平;P217、P218、P231、P232、P234、P235P220 P221、P222、P223为从高位到低位余数输出端;为从高位到低位商的输出端。2.1.2器件的选择与引脚锁定(1)器件的选择由于硬件设计环境是基于伟福 COP2000型计算机组成原理实验仪和 FPGAXV200实验板，故采用的目标芯片为 Xlinx FPGA XV200可编程逻辑芯片。(2)引脚锁定把顶层图形文件中的输入/输出信号安排到Xlinx FPGA XV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx FPGA XV200芯片引脚对应关系如表2.1所示。元件符号中的输入/输出信号FPGA芯片

14、引脚A5P81A4P82A3P84A2P85A1P86A0P87CLKP 213SP73B5P96B4P97B3P100B2P101B1P102B0P103OUT5P178/P217OUT4P184/P218OUT3P185/P220OUT2P203/P221OUT1P111/P222OUT0P110/P223S3P108/P231S2P109/P232S1P124/P234S0P125/P235表2.1信号和芯片引脚对应关系2.1.3编译、综合、适配利用Xilinx FoundationF3.1编译器对顶层图形文件进行编译、综合、优化、逻辑分割、适配和布线，生成可供时序仿真的文件和器件下载编

15、程文件。2.2功能模块的设计与实现定点原码一位除法器(恢复余数)的底层图形文件是由10个模块组装而成的一个完整的设计实体。可利用 Xilinx Foundation F3.1 ECS模块实现底层图形文件的设计，底层模块包括三个寄存器模块、两个数据选择器模块、一个补码器模块、两个加法器模块以及两个移位寄存器模块，由Xilinx FPGA XV200可编程逻辑芯片分别实现。2.2.1寄存器模块的设计与实现(1) 创建寄存器原理图内部主要用到D触发器，当上升沿到来时,输出与 D端相同值，下降沿时,保持数值不变，实现寄存功能。其原理图如图2.2所示。FD图22寄存器原理图(2) 创建元件图形为了能在图

16、形编辑器(原理图设计输入方式)中调用此芯片，需要为A1芯片创建一个元件图形，可用 Xilinx Foundation F3.1编译器的Create Symbol模块实现，CLOCK为控制端，B0B5为输入端，F0F5为输出端。其元件图形如 图2.3所示。(3) 功能描述：上升沿触发，用于寄存数据。三个寄存器分别寄存通过数据选择 器选择的被除数和余数的其中一个，除数还有余数。BOFOB1F1B2F2B3F3B4F4B5F5CLOCKREGISTER图2.3寄存器元件图形符号Xili nx(4)功能仿真对创建的寄存器模块进行功能仿真，验证其功能的正确性，可用Foundation F3.1编译器Si

17、mulator模块实现。其仿真图如图2.4所示。SOOns lus 1. Sus 2us 2.5us EumBteO.,(hex)#6Cs01CLOCKCsBFO. (hex)#610.0QO 磽I I U I I I I II I I II II I I H H I I I I I I I H I II n II I I I H I I I I I I I I I I I I Hi II I II il I I I H I I I I I I I I uJU图2.4寄存器仿真图222数据选择器模块的设计与实现1.选择器A (选择输出0和除数Y)(1) 创建选择器模块原理图选择器内部主要由与门

18、构成，控制信号分别与各输入数据相与，因此当控制信号为电平时，输出都为 0,当控制信号为高电平时，输出为输入数据。其原理图如图2.5所示。IFOF1F2F3F+F&图2.5选择器模块原理图(2) 创建元件图形H0H5为输入端，F0F5为输出端，C为控制端。其元件图如图2.6所示。H'OF0H1F1H2F2H3F3H4F4H5F5CSELECT图2.6选择器模块元件图形符号(3) 功能描述：当控制信号为高电平时，输出为输入值除数丫 ；当控制信号为低电平时，输出全为0。实现当余数为负时将其恢复为正数的功能。Xili nx(4)功能仿真对创建的选择器模块进行功能仿真，验证其功能的正确性

19、，可用Foundation F3.1编译器Simulator模块实现。仿真结果如图 2.7所示。Sus|丨，I 古errsSOna/diy I-LLLi|dOOns lus l.Sus 2us3u33. Sus 4us0.0 |i I I IIIIIIIIIIIII ii IIIIIII ii IIIIIIIIII ii II i I i 1111 i I li II IIII li II li I III IIIIII li li li li I li II I 11 I 1111 I I I 11 I I I 11 I 11111 I I 11 I I I I2.数据选择器B (二选一数据

20、选择器：选择输出被除数 X和余数)(1) 创建二选一数据选择器原理图二选一数据选择器内部主要利用六个二选一芯片，当控制信号为高电平时,选择B，输出B中数据；当控制信号为低电平时，选择 A，输出为A中数据。其原理图如图2.8所示。U1图2.8二选一数据选择器原理图C2C3C4C5其中，数据选择器逻辑框图如图2.9所示。S >AND2图2.9二选一数据选择器逻辑框图(2) 创建元件图形A、B、ASA5、BOB5为输入端，S、C(C5为输出端，CO为控制端。其元件图如图2.10所示。soCOAOC1AllC2A2C3A3C4A4C5ASBOBlB2B3B4B5CHOOSE6图2.10二选一数据

21、选择器元件图形符号功能描述：实现对两组数据的二选一功能，每一时刻只能输出两组数据中 的一组，选择被除数和余数的其中一个。(4)功能仿真对创建的二选一数据选择器模块进行功能仿真，验证其功能的正确性，可用Xilinx FoundationF3.1编译器Simulator模块实现。仿真结果如图2.11所示。Sanj/dlv U±JJI i 1 1 1 1 i 1 1111 o 0 0 0 0-0 i-OL2345O 12 3450 12 3450aaaaaaebbb&bccccccsaOOfia lya 1. Sus 2ua X -Sus0.0 Ml II JI I I IIIL

22、HI I I I III I 11 li I II II1 n 0 IIIIH I | III 11II1111III) I I 11II1111II1111 11IIILIII LI I 111III I IIII t III 11 ii 111 t 111 I I图2.11二选一数据选择器仿真图2.2.3补码器模块的设计与实现(1) 创建补码器原理图B0B1B203补码器模块内部用到了一个 ADD4芯片，以对除数丫求其Y补，通过对输入的二进制数的四位有效数字实行取反加 1操作。其原理图如图2.12所示。(2) 创建元件图形丫0丫3为输入端，B0B3为输出端。其图形如图2.13所示。Y0B0

23、Y1B1Y2B2Y3B3A0图 2.13补码器模块元件图形符号(3)功能描述：对输入的除数得丫补。丫的四位有效二进制数，进行取反加1操作，求Xili nx(4)功能仿真Foundation F3.1编译器Simulator模块实现，丫3为高位，B3也为高位。仿真结图2.14 补码器模块仿真图对创建的补码器模块进行功能仿真，验证其功能的正确性，可用第2章详细设计方案2.2.4加法器模块的设计与实现(1)创建加法器原理图加法器内部主要用到 ADDS加法芯片以及一些与非门，先将输入的六位二进制数转换成八位，即在高位加两个零，然后进行加法运算。最后，将得到的数据输出低六位。其原理图如图2.15所示。(

24、2)创建元件图形50515253S52.16所示。-17-为了能在图形编辑器(原理图设计输入方式)中调用此芯片，需要为FPGAXV200芯片创建一个元件图形，可用Xilinx Foundation F3.1编译器的CreateSymbol模块实现，A0A5、B0B5是输入端，S0S5是输出端。其元件图形如图第2章详细设计方案AOSOAlSIA2S2A3S3A4S4A5S5BOBlB2B3B4B5ADD6图2.16 加法器元件图形符号(3) 功能描述：输入两组数据，对其求和。两个加法器分别将数据选择器选择数据寄存器中的值和讦补求和以及所得余数为负时将余数和 丫以恢复余数的求和。Xili nx(4

25、)功能仿真对创建的加法器模块进行功能仿真，验证其功能的正确性，可用0DBA7.(heK冲8Cs3BB7 . . .(hex)#8Cs2BS? . . . (heK)Jf86LU山叫 SOna/divFoundation F3.1编译器Simulator模块实现。仿真结果如图 2.17所示。&OOT13 lus 1. Sus 2us 2* Sus 3us02K2DFIChihe 畑X23I I I I II 11 II II I I I H I I I I I I L I U I I I I I I I I I I I I I I I I I I I I I I I I I II 11

26、I I I I I H I I I I I I I I U I2.2.5移位寄存器模块的设计与实现1.移位寄存器(1)创建移位寄存器原理图图2.17 加法器仿真图-19-第2章详细设计方案01B2t>B3移位寄存器内部主要用到了与门和非门，依次将数据从低位传给高位，最低位补零。其原理图如图2.18所示。AO >AND2Al D>AND2-24-AND2AND2B4vcc图2.18 移位寄存器原理图(2)创建元件图形AOBOA1B1IA2B2A3B3A4B4B5SHL图2.19移位寄存器元件图形符号为了能在图形编辑器(原理图设计输入方式)中调用此芯片，需要为 YIWEI芯片创建

27、一个元件图形，可用Xilinx Foundation F3.1编译器的Create Symbol 模块实现，A0A4是输入端，B0B5是输出端。其元件图形如图2.19所示。(3)功能描述：将输入的数据左移一位。即将被除数(余数) 下一步运算。左移一位以进行(4)功能仿真对创建的移位寄存器模块进行功能仿真，验证其功能的正确性，可用Xili nxFoundation F3.1编译器Simulator模块实现。仿真结果如图 2.20所示。2.商移位寄存器(1)创建商移位寄存器原理图商移位寄存器内部主要用到了 D触发器，CLK信号依次到达上升沿时促使 D触发器工作，依次将后一位数据传递给前一位。其原理

28、图如图2.21所示。FDFDFDFD-D 03图2.21商移位寄存器原理图cCLK(2)创建元件图形为了能在图形编辑器(原理图设计输入方式)中调用此芯片，需要为SHANGYIWEIJICUN芯片创建一个元件图形，可用Xilinx foundation F3.1编译器的Create Symbol模块实现，CLK为控制端，C是输入端，Q0Q3是输出端。其元件图如图2.22所示。cQOCLKQIQ2Q3SHANG图2.22商移位寄存器元件图形符号(3) 功能描述：依次将得到的上商结果左移并寄存，实现对商的寄存。(4)功能仿真对创建的商移位寄存器模块进行功能仿真，验证其功能的正确性，可用XilinxF

29、oundation F3.1编译器Simulator模块实现。仿真结果如图 2.23所示。£0na/div0.0OOOj:IW J 1. CLK.QOQI .Q2.Q3.CsCsso Ona Illsl.Sua 2u92. &U3 Sua3. Sus 4u34. SusII I M I H I I L I U I I I I I L I H I I H I 11 I I I I I M I I I I I I I I M I I I I I 11 I H I I H I J I I I I I n I J I I I I I M I I I I I n I H I I I I

30、 I M *-卜卜+ E1zF图2.23商移位寄存器仿真图2.3仿真调试仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。(1)建立仿真波形文件及仿真信号选择功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如表2.2所示。输入信 号输 出 信 号A500UT50A400UT40A300UT30A200UT20A110UT10A00OUT00B50S30B40S21B31S10B20S01B11B00S先0后1CLK脉冲信号表22仿真信号选择和参数设置(2)功能仿真结果与分析功能仿真波形结果如图2

31、.24所示，与表2.2的内容进行对比，可以看出功能仿真结果是正确的，进而说明电路设计的正确性。第2章详细设计方案比皿 60nf/<Uv dLU4 . &L13&U.3II I I I I I M I I M I I I P I I V I I I U I I U I I U I I I P I I I I I I I |1 I II P I I I P I I U I I I P I I I P I M P I I I P I M I I M P I I I I I I I |1 I II I I M P I M P I I I P I I I P I I I II I

32、I PiU1.s -. fT-l pTT/CsLu一iU 1 . L-LK .L-SiUl.BO -.CsiUl.Bl -.g1U1.B2 -.Csini.BS -.CsXU1.E4 -.CsiU1 E5 -.CsiUl.AO -.DI Al 一Cs丄1U1.A2 -.二 s1J1.A3 -.CsiUl.A4 -.2si1.AS -,.,CsUl.SO -,U1.SI -.J1.S2 -.J1.S3 -.Ul.OUTO -.Ul.OUTl -.一oU1.OUT2 -.oLfl.ODTS -.,Ul OQT4 -.JI. OUTS -.二=*-L二 十=二图2.24功能仿真波形结果第3章编程下载

33、与硬件测试第3章 编程下载与硬件测试3.1编程下载利用Xilinx Foundation F3.1的编程下载功能，将得到的*bit文件下载到FPGAXV200实验板的FPGA XV200可编程逻辑芯片中。3.2硬件测试及结果分析利用FPGA XV200实验板进行硬件功能测试。恢复余数法定点原码一位除法器的输入数据通过 FPGA XV200实验板的输入开关实现，输出数据通过 FPGAFPGAXV200实验板的数码显示管和发光二极管实现，其对应关系如表3.1所示。FPGA芯片引脚信号FPGA实验板输入A0A5K1输入B0B5K0控制信号SK2脉冲信号CLKCLOCK输出 OUTOOUT5S0/A0

34、A5输出S0S3S1/B0B3表3.1 FPGA实验板信号对应关系利用表2.2中的输入参数作为输入数据，逐个测试输出结果，即用XV200实验板的开关K1、K0、K2输入数据，同时观察数码显示管和发光二极管 显示结果，得到如图3.1所示的硬件测试结果。通过观察和比较，发现图3.1输出结果和表2.2输出结果相符合，说明编程下 载后硬件测试结果是正确的，所以该电路设计正确。-23-FPGA irTflO00 05 紀S2S1SQ F170, L曲J遐 149JJ3 1S4, L55, 156IRj L 93, M9乌 300, 201,203173.门诂畀沾4 16i. L百乙】噸 诣Z型现观观 M

35、3 lefiJTSESS4SD SD215,216,217,21a, 230. 221,222,223 224,2卑 229,网 231, 232,234,235 236,237,23E, 003 004, D05,006 007 D31,02,046, 2缶 OS?, D67, Q遐 074 D2Q, 021,023, D2出 025, D26,027,026 DD9,010 011,012, 013, DI7,0 遐 CIS 073,093099, IQ?, lOE, 109,12, 125 U7, 152, 17ejafl, 1S5. 203,111,110 033, OEM, C3S,的£ CEE, 039, MQ 04L M生 055 C54, M戈 030, 049,04関 047 Q63,064,065, D百岳 070, 071,002, C73 079,陶 OfiL. 032, 0&4, 035,036, Ofi? Q94, Bi, Wfi, 097, 100, LQIJO 103XCV200” 1± 寸寸廿廿廿寸灯 A6 AS JW A3 A2