组合逻辑课程设计4位二进制全加器全减器原创

1、组合逻辑电路课程设计4 位二进制全加器 / 全减器作者：学号：课程设计题目要求：1)使用74LS283构成4位二进制全加/全减器。2)阐述设计思路。3)列出真值表。4)画出设计的逻辑图。5)用VHDL对所画电路进行仿真。目录摘要.21总电路设计.31.1硬件电路的设计.31.2全加器(full-adder).31.2.1四位二级制加法器.51.2.1.1串行进位加法器.51.2.1.2超前进位加法器.61.2.1.3超前位链结构加法器.61.3全减器(full-substracter).71.4总电路设计.82设计思路.92.1全加器.92.2全减器.93真值表.104逻辑图与仿真.125软件

2、程序的设计.166结果分析与总结.19摘要加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进 位为输出的装置为半加器。 若加数、 被加数与低位的进位数为输入， 而和数与进 位为输出则为全加器。 例如：为了节省资源， 减法器和硬件乘法器都可以用加法 器来构成。 但宽位加法器的设计是很耗资源的， 因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题， 多位加法器的构成 主要有两种： 并行进位和串行进位。 并行进位加法器设有并行进位产生逻辑， 运 行速度比串行进位快； 串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术

3、逻辑部件， 执行逻辑操作、 移位与指令 调用。此外还可以用来表示各种数值，如：BCD加三码，主要的加法器是以二进制作运算。本文将采用4位二进制并行加法器作为折中选择，所选加法器为74LS283，74LS283是4位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输 出，故由其构成4位二进制全加器；而四位全减器可以用加法器简单的改造而来， 最后本文采用VHDL对四位全加器/全减器进行仿真。关键字74LS283全加器、四位二进制、迭代电路、并行进位、串行进位、VHDL1总电路设计1.1 硬件电路的设计该4位二进制全加器以74LS283为核心，74LS283芯片引脚图如下图，本文 采用先行进位

4、方式，极提高了电路运行速度，下面是对4位全加器电路设计的具 体分析。CONNECTION DIAGRAM DIP (TCP VIEW)CCA3A4 B4讥NOTE：The Flatpak vorsion has tho samepinouts CConnerhon Diagram) astheDual In-Line Package.1 I丨丨3I丨4丨I川G| I丁丨丨8fl日2 A;A1斷CQGND图1.1 74LS283芯片引脚图1.2 全加器(full-adder )全加器是针对超过一位的操作数相加，必须提供位与位之间的进位而设计的 一种加法器，具有广泛而重要的应用。它除了有加数位X和

5、Y,还有来自低位的进位Cn和输出S与给高位的进位Cout，具体满足下面等式：S = XY Chl= XY cifl+ x r Cin+X - Ycnt+ X /cin7 = Y + Xf +弟其中，如果有奇数个1,则S为1;如果输入有2个或2个以上的1,则Cout为1。全加器的功能表如下：表1.2.1全加器的功能表输入输出输入输出CnABSCoutCIABSCOut0000010010001101010101010110010110111111逻辑表达式:S = ARCin=ABCiu+ A伽+ 4 B + ABCin%=（4 + *）q粒十实现全加器的电路图如下：图1.2. 1全加器等式电路

6、图图1.2.2全加器简化模型图1.2.1 四位二级制加法器121.1 串行进位加法器四位二进制加法器为4个全加器的级联，每个处理一位。最低有效位的进位 输入通常置为0,每个全加器的进位输出连到高一位全加器的进位输入。图1.121.1四位二进制加法器实现流程图CEN全力II器COLJT 输入In putA3A2A1A0加数输入B3B2B1B0加数输入Co进位输入Cn输出OutputS3S2S1S0和数输入C4进位输出Gut121.2 超前进位加法器为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时 间，于是制成了超前进位加法器。优点：与串行进位加法器 相比，（特别是位数比较大的时

7、候）超前进位加法器的 延迟时间大大缩短了。但是它的缺点就是电路比较复杂。O串行加法器1.2.1.3 超前位链结构加法器F M ABq 1%=AB+3 + R）令 佔产生进位 I 州_乞产生传输信号,四位全加器的进位链逻辑可以表示为如下：卜则+ C2= d + P佝+卩已5C3=4- 32 +P區丄 +Pf 4 = q + P 43 + P4P3&2 +P4P*2&1 +P4P*ZlQ1.3 全减器（full-substracter ）全减器有两种构造方法:1.全减器处理二进制算法的一位，其输入位为X（被减数），丫（减数）和Bn（借位输入），其输入位为D（差）和Bout（借位输入

8、），根据二进制减法 表，可以写出如下等式：日对=x x y + x x 旧仍+BJ这些等式非常类似于全加器中的等式，但不足为奇。所以我们可以按照 全加器的构造思路来构造全加器。2.根据二进制补码的减法运算，X-Y可以通过加法操作来完成，也就是说， 可以通过把丫的二进制补码加到X上来完成。丫的二进制补码等于Y+1其中Y等于丫的各个位取反。所以得出下式：j-r = x +（-r）= x +（/ + i）即全减器可以通过全加器来实现。其逻辑图如下图:图1.3.1全减器/全加器设计逻辑图1.4 总电路设计图1.4全加器全减器总电路设计2.1 全加器由上面对加法器的具体分析，我们分别假定两个4位二进制数

9、分别为AAAA、B3B2B1B0,利用Verilog HDL软件进行仿真，每个数位上的数值1、0用开 关的高低电平表示，当开关打到红色点上时表示该位数值为1，反之如果打到蓝色点上时为0,输出的四位二进制用S3S2S1S0表示，当输出的各位上亮红灯了该 位输出为1,如果为蓝色则表示为0,Cout进位输入端，C4为进位输出端，以此进 行仿真。2.2 全减器首先将74LS283的B口的四个输入按1.3.1作优化，添加一个选择端select，通过该选择端来控制做加法还是做减法运算。做减法运算时选择端select=1,各个与非门的输出与输入相反，达到了取反 的目的，此时Cn=1，从而实现了减法器的功能。

10、做加法运算时选择端select=0，各个与非门的输出与输入相同，达到了保持 不变的目的，此时时 心=外部输入，从而实现了加法功能。SELECT2设计思路1214351526MAJA2AlB4B3B2Bl74LS2837ryrri-1o】43真值表根据上面对加法器的具体分析，下面给出的是4位二进制全加器的部分真值表：表3.1 4位二进制全加器真值表AAAAB2B1BoCnSS2S1S0Gut00000000000000000000001000100001000100010000100001000110001100011010100011001000101001000000101010001000

11、10001000011100001100000101000010110010001000000001100010001000111001001101100010010100011010100001100111001000011011111010101001000111101010011010011000100100001110001001100101.表3.2 4位二进制全减器真值表AAAARB2B1BoCnSS2S1S0Cout00000000000000000000001000100001000100010000100001000110001100011010100011001000101

12、001000000101010001000100010000111000011000001010000101100100010000000011000100010001110010011011000100101000110101000011001110010000110111110101010010001111010100110100110001001000011100010011001014逻辑图与仿真F面是74LS283四位二进制全加器的逻辑电路图：图4.174LS283四位二进制全加器的逻辑电路图图4.1vss. a uH a ia a 割. . F F P gsr0:电吨需：二0 口憧

13、勢心图4.2图4.35软件程序的设计采用Verilog HDL语言对设计的4位二进制全加器进行仿真，下面是具体Verilog HDL程序：第一步：建立一个半加器的VHD程序。Hadd_v.vhdlibrary ieee;use ieee.stdo gic_1164.all;use ieee.std_logic_ un sig ned.all;en tity hadd_v is port(a,b: in std_logic;s,c: out std_logic);end hadd_v;architecture a of hadd_v issignal temp: std_logic_vector

14、(1 downto 0); begintemp=(0&A)+B;s=temp(0);c=temp(1);end a;编译通过第二步：建立一个全加器的VHD程序，fadd_v.vhd library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fadd_v isport(a,b,ci: in std_logic;s,co : out std_logic);end fadd_v;architecture a of fadd_v issignal temp : std_logic_vector

15、(1 downto 0);begintemp=(0&a)+b+ci;s=temp(0);coA(0),b=B(0),c=N1);h1:fadd_vport map(a=A(1),b=B(1),s=S(1),co=N2);h2:fadd_vport map(a=A(2),b=B(2), s=S(2),co=N3);h3:fadd_vport map(a=A(3),b=B(3), s=S(3),co=cout);end x;结束。6结果分析与总结由上图可以看出仿真结果与实际的运算结果是相同的。由仿真程序结果可知， 设计的程序完成了四位全加器的功能， 因此，该程序正确首先感老师的严谨教学与悉心指导。通过本次课程设计，我加深了对所学知 识的理解，并第四步：四位加法器程序add4v.VHD对某些知识进行很好地应用，如:全加器、74LS283等。同时完成 了74LS283构成4位二进制全加器的电路硬件设计和VHDL仿真，完成课程设 计的过程中也更加强化了自己查阅资料的能力，这有助于提高我们的自学能力， 整个过程中我们还有请教其他同学。 总之，本次课程设计加深了我对数字逻辑设 计这门课的理解