Verilog基本知识概述课件

1、主要内容：主要内容：1、基本概念、基本概念2、抽象级别、抽象级别3、硬件描述语言、硬件描述语言4、Verilog HDL与与VHDL5、Verilog HDL的发展史的发展史6、Verilog 的应用和适用范围的应用和适用范围7、采用、采用Verilog 设计电路的优点设计电路的优点8、硬件描述语言的设计流程、硬件描述语言的设计流程2、算法、算法:算法就是解决特定问题的有序步骤。算法就是解决特定问题的有序步骤。3、数据结构、数据结构:数据结构就是解决特定问题的相应的模型。数据结构就是解决特定问题的相应的模型。4、编程语言：程序员利用一种由专家设计的既可以被、编程语言：程序员利用一种由专家设计的

2、既可以被人理解，也可以被计算机解释的语言来表示算法问题的人理解，也可以被计算机解释的语言来表示算法问题的求解过程。这种语言就是编程语言。求解过程。这种语言就是编程语言。5、程序：由编程语言所表达的算法问题的求解过程。、程序：由编程语言所表达的算法问题的求解过程。1、基本概念、基本概念1、数字信号处理、数字信号处理:是将信号以数字方式表示并处理的理是将信号以数字方式表示并处理的理论和技术。论和技术。6、硬线逻辑：、硬线逻辑： 由与门、或门、非门、触发器、多路器由与门、或门、非门、触发器、多路器等基本逻辑部件造成的逻辑系统。等基本逻辑部件造成的逻辑系统。 7、非实时系统：信号处理的工作是可以事后进

3、行。、非实时系统：信号处理的工作是可以事后进行。8、实时系统：信号处理的工作必须在规定的很短的时、实时系统：信号处理的工作必须在规定的很短的时间内完成。间内完成。1、基本概念、基本概念9、EDA:电子设计自功化电子设计自功化(EDA：Electronic Design Automation)就是利用计算机作为工作平台进行电子自就是利用计算机作为工作平台进行电子自动化设计的一项技术。动化设计的一项技术。 10、建模、建模:建立系统模型的过程。又称模型化。建模是建立系统模型的过程。又称模型化。建模是研究系统的重要手段和前提。凡是用模型描述系统的因研究系统的重要手段和前提。凡是用模型描述系统的因果关

4、系或相互关系的过程都属于建模。果关系或相互关系的过程都属于建模。11、ASIC： ASIC是是Application Specific Integrated Circuit的英文缩写，在集成电路界被认为是一种为专门的英文缩写，在集成电路界被认为是一种为专门目的而设计的集成电路。目的而设计的集成电路。1、基本概念、基本概念12、IP核（核（Intellectual Property core知识产权核）是知识产权核）是一段具有特定功能的硬件描述语言程序，该程序与集成一段具有特定功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产电路工艺无关，可以移植到不同的半导体

5、工艺中去生产集成电路芯片。集成电路芯片。13、FPGA: FPGA（FieldProgrammable Gate Array），），即现场可编程门阵列。即现场可编程门阵列。14、 CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件。复杂可编程逻辑器件。2、抽象级别、抽象级别 硬件描述语言（硬件描述语言（HDL，hardware description language）是一种用形式化方法来描述数字电路和系统）是一种用形式化方法来描述数字电路和系统的语言。的语言。 硬件描述语言是硬件设计人员和硬件描述语言是硬件设计人员和EDA工具之间的工具之间的界界

6、面面，它主要用于从算法级、门级到开关级的多种抽象层，它主要用于从算法级、门级到开关级的多种抽象层次的数字系统的次的数字系统的建模建模。3、硬件描述语言、硬件描述语言1、什么是硬件描述语言？、什么是硬件描述语言？HDL功能功能数字系统仿真、验证数字系统仿真、验证数字系统设计、综合数字系统设计、综合描述设计描述设计思想思想利用利用EDA工具逐层工具逐层仿真仿真需要变为电路需要变为电路的模块利用综的模块利用综合工具转为门合工具转为门级网表级网表利用利用FPGA或或ASIC布局布线布局布线工具把网表转工具把网表转换成具体电路换成具体电路的布线结构的布线结构3、硬件描述语言、硬件描述语言2、硬件描述语言

7、功能是什么？、硬件描述语言功能是什么？编写编写设计设计文件，建立电子系统行为级的仿真模型，文件，建立电子系统行为级的仿真模型，然后利用高性能的计算机对用然后利用高性能的计算机对用Verilog HDL或或VHDL建模建模的复杂数字逻辑进行的复杂数字逻辑进行仿真仿真，之后再对它进行自动，之后再对它进行自动综合综合以以生成符合要求且在电路结构上可以实现的数字逻辑网表生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist），然后根据网表和合适的某种工艺的器件生），然后根据网表和合适的某种工艺的器件生成具体电路，最后生成该工艺条件下具体电路的延时模成具体电路，最后生成该工艺条件下具体电路的延

8、时模型。仿真型。仿真验证验证无误后用于制造无误后用于制造ASIC芯片或写入芯片或写入FPGA和和CPLD器件中。器件中。3、硬件描述语言、硬件描述语言2、硬件描述语言功能是什么？、硬件描述语言功能是什么？设计数字电路设计数字电路的基本方法的基本方法传统设计方法：原理图设计传统设计方法：原理图设计现代设计方法：硬件描述语言现代设计方法：硬件描述语言设计周期长，需要专门的设计工具，需设计周期长，需要专门的设计工具，需要手工布线等缺点。随着电子设计的规要手工布线等缺点。随着电子设计的规模越来愈大，复杂度越来越高，这种设模越来愈大，复杂度越来越高，这种设计电路的方法逐渐被取代。计电路的方法逐渐被取代。

9、3、硬件描述语言、硬件描述语言3、为什么要用硬件描述语言？、为什么要用硬件描述语言？比起传统的原理图设计方法，比起传统的原理图设计方法，HDL的优点主要有：的优点主要有： (1)用用HDL设计电路能够获得抽象级的描述。设计设计电路能够获得抽象级的描述。设计者在电路设计时不必考虑工艺实现的具体细节。者在电路设计时不必考虑工艺实现的具体细节。 (2)用用HDL描述电路设计，在设计的前期就可以完描述电路设计，在设计的前期就可以完成电路功能级的验证。成电路功能级的验证。 (3)用用HDL设计电路类似于计算机编程。带有注解设计电路类似于计算机编程。带有注解的文字性描述更有利于电路的开发与调试。的文字性描

10、述更有利于电路的开发与调试。3、硬件描述语言、硬件描述语言3、为什么要用硬件描述语言？、为什么要用硬件描述语言？VHDL全称为全称为 VHSIC Hardware Description Language，其中，其中VHSIC为为Very High Speed Integerated Circuit。VHDL中文译名为甚高速集成电中文译名为甚高速集成电路的硬件描述语言。路的硬件描述语言。Verilog HDLVHDLIEEE标准标准4、Verilog HDL与与VHDL1、硬件描述语言制定、硬件描述语言制定IEEE标准的有以下两种：标准的有以下两种： (1)能形式化地抽象表示电路的行为和结构；

11、能形式化地抽象表示电路的行为和结构； (2)支持逻辑设计中层次与范围的描述；支持逻辑设计中层次与范围的描述； (3)可借用高级语言的精巧结构来简化电路行为的可借用高级语言的精巧结构来简化电路行为的描述；描述； (4) 具有电路仿真与验证机制以保证设计的正确性具有电路仿真与验证机制以保证设计的正确性 (5)支持电路描述由高层到低层的综合转换；支持电路描述由高层到低层的综合转换； (6) 硬件描述与实现工艺无关；便于文档管理；易硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。于理解和设计重用。2、 Verilog HDL和和VHDL共同的特点：共同的特点：4、Verilog HDL与与V

12、HDL (1) Verilog HDL拥有更广泛的设计群体，成熟的资拥有更广泛的设计群体，成熟的资源也远比源也远比VHDL丰富丰富。 (2)Verilog HDL的最大优点是：它是一种的最大优点是：它是一种非常容易非常容易掌握掌握的硬件描述语言，只要有的硬件描述语言，只要有C语言的编程基础，通过语言的编程基础，通过短时间的学习，再加上一段实际操作，可在二至三个月短时间的学习，再加上一段实际操作，可在二至三个月内掌握这种设计技术。内掌握这种设计技术。 (3) Verilog HDL和和VHDL在行为级抽象建模的覆盖在行为级抽象建模的覆盖范围方面也有所不同。一般认为范围方面也有所不同。一般认为Ve

13、rilog HDL在系统级在系统级抽象方面比抽象方面比VHDL略差一些，而在门级开关电路描述方略差一些，而在门级开关电路描述方面比面比VHDL强得多。强得多。3、 Verilog HDL和和VHDL不同的特点：不同的特点：4、Verilog HDL与与VHDL4、Verilog HDL与与VHDLVerilog HDL是硬件描述语言的一种，用于数字电子系统是硬件描述语言的一种，用于数字电子系统设计。设计。该语言允许设计者进行各种级别的逻辑设计，进行数字逻该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。是目前应用最辑系统的仿真验证、时序分析、逻辑综合。是目

14、前应用最广泛的一种硬件描述语言。广泛的一种硬件描述语言。5、Verilog HDL的发展史的发展史1、什么是、什么是Verilog HDL？2、VerilogHDL产生及发展：产生及发展：5、Verilog HDL的发展史的发展史 (1)ASIC 和和FPGA设计师可用它来编写可综合的代码。设计师可用它来编写可综合的代码。 (2)描述系统的结构，做高层次的仿真。描述系统的结构，做高层次的仿真。 (3) 验证工程师编写各种层次的测试模块对具体电路设验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。计工程师所设计的模块进行全面细致的验证。 (4)库模型的设计：可以

15、用于描述库模型的设计：可以用于描述ASIC 和和FPGA的基本的基本单元（单元（Cell）部件，也可以描述复杂的宏单元（）部件，也可以描述复杂的宏单元（Macro Cell）。）。6、 Verilog 的应用和适用范围的应用和适用范围Verilog HDL较为适合较为适合系统级系统级(System)、算法级算法级(Alogrithem)、寄存器传输级寄存器传输级(RTL)、门级门级(Gate)、电路开关级电路开关级(Switch)设计。设计。而对于特大型（几百万门级以上）的系统级而对于特大型（几百万门级以上）的系统级(System)设计设计,则则VHDL更为适合。更为适合。6、 Verilog

16、 的应用和适用范围的应用和适用范围1、容易把设计移植到不同厂家的不同芯片中去（最大优、容易把设计移植到不同厂家的不同芯片中去（最大优点是其与工艺无关性）；点是其与工艺无关性）；2、信号位数容易修改，可以很方便的适应不同规模的应、信号位数容易修改，可以很方便的适应不同规模的应用；用；3、Verilog HDL综合器生成标准的电子设计互换格式综合器生成标准的电子设计互换格式（EDIF）文件，独立于所采用的实现工艺，方便文档交）文件，独立于所采用的实现工艺，方便文档交换与保存；换与保存；4、 IP （完成某种功能的设计模块）核重用。（完成某种功能的设计模块）核重用。IP核（核（Intellectua

17、l Property core知识产知识产权核）是一段具有特定功能的硬件描述语言程权核）是一段具有特定功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。不同的半导体工艺中去生产集成电路芯片。7、采用、采用Verilog 设计电路的优点设计电路的优点1、硬件描述语言输入与原理图输入方式相比的优点：、硬件描述语言输入与原理图输入方式相比的优点：软核：软核：把功能经过验证的、可综合的、实现后电路结构总把功能经过验证的、可综合的、实现后电路结构总门数在门数在5000门以上的门以上的Verilog HDL模型称之为模

18、型称之为“软软核核”(Soft Core)。 把由软核构成的器件称为虚拟器件。软核和虚拟器件把由软核构成的器件称为虚拟器件。软核和虚拟器件的重用性就可大大缩短设计周期，加快复杂电路的设计。的重用性就可大大缩短设计周期，加快复杂电路的设计。目前国际上有一个叫作虚拟接口联盟的组织（目前国际上有一个叫作虚拟接口联盟的组织（Virtual Socket Interface Alliance）来协调这方面的工作。）来协调这方面的工作。固核：固核：把在某一种把在某一种FPGA器件上实现的，经验证是正确的，器件上实现的，经验证是正确的，总门数在总门数在5000门以上电路结构编码文件，称为门以上电路结构编码文

19、件，称为“固核固核” (Firm Core) 。7、采用、采用Verilog 设计电路的优点设计电路的优点2、Verilog HDL软核、固核和硬核的重用：软核、固核和硬核的重用：硬核：硬核：把在某一种把在某一种ASIC器件上实现的，经验证是正确器件上实现的，经验证是正确的，总门数在的，总门数在5000门以上的电路结构掩膜，称为门以上的电路结构掩膜，称为“硬核硬核” (Hard Core) 。 在逻辑设计阶段，在逻辑设计阶段，软核具有最大的灵活性软核具有最大的灵活性，它可以，它可以很容易地借助很容易地借助EDA综合工具与其它外部逻辑结合为一体。综合工具与其它外部逻辑结合为一体。相比之下固核和硬

20、核与其它外部逻辑结合为一体的灵活相比之下固核和硬核与其它外部逻辑结合为一体的灵活性要差得多，特别是电路实现工艺技术改变时更是如此。性要差得多，特别是电路实现工艺技术改变时更是如此。7、采用、采用Verilog 设计电路的优点设计电路的优点（1）、自下向上（）、自下向上（Bottom-Up）的设计方）的设计方法法系统分解系统分解单元设计单元设计功能块划分功能块划分子系统设计子系统设计系统合成系统合成优点：设计人员对这种设计方法比较熟悉；优点：设计人员对这种设计方法比较熟悉；实现各个子模块所需时间较短实现各个子模块所需时间较短。缺点：对系统的整体功能把握不足；由于缺点：对系统的整体功能把握不足；由

21、于必须先对多个子模块进行设计，因此必须先对多个子模块进行设计，因此实现实现整个系统功能所需的时间较长整个系统功能所需的时间较长。对设计人。对设计人员之间的相互协作有较高的要求。员之间的相互协作有较高的要求。8、硬件描述语言的设计流程、硬件描述语言的设计流程1、HDL设计方法设计方法（2）、自上向下（）、自上向下（Up-Bottom）的设计方法）的设计方法行为设计行为设计结构设计结构设计逻辑设计逻辑设计电路设计电路设计版图设计版图设计优点：在设计周期开始就做好了系统分析；优点：在设计周期开始就做好了系统分析；由于设计的主要仿真和调试过程是在高层由于设计的主要仿真和调试过程是在高层完成的，所以能完

22、成的，所以能够自早起发现结构设计上够自早起发现结构设计上的错误，避免了设计工作的浪费的错误，避免了设计工作的浪费，方便了，方便了系统的划分和整个项目的管理，可减少设系统的划分和整个项目的管理，可减少设计人员的劳动，避免了重复设计。计人员的劳动，避免了重复设计。缺点：缺点：得到的最小单元不标准，且制造成得到的最小单元不标准，且制造成本高。本高。8、硬件描述语言的设计流程、硬件描述语言的设计流程8、硬件描述语言的设计流程、硬件描述语言的设计流程（3）、混合的设计方法）、混合的设计方法即以上两种设计方法混合，设计时需要考即以上两种设计方法混合，设计时需要考虑多个目标的综合平衡。虑多个目标的综合平衡。

23、8、硬件描述语言的设计流程、硬件描述语言的设计流程(1)设计规划设计规划(2)HDL实现实现(3)功能仿真功能仿真(4)逻辑综合逻辑综合(5)门级仿真门级仿真(6)布局布线布局布线(7)后仿真后仿真(8)静态时序分析静态时序分析(9)系统测试系统测试逻辑仿真器逻辑仿真器逻辑综合器逻辑综合器逻辑仿真器逻辑仿真器FPGA厂家工具厂家工具逻辑仿真器逻辑仿真器8、硬件描述语言的设计流程、硬件描述语言的设计流程综合（综合（Synthesis）综合综合是指将高层次的设计描述自动转化为是指将高层次的设计描述自动转化为较低层次描述的过程。较低层次描述的过程。形式形式行为综合行为综合：行为描述（：行为描述（HD

24、L描述）转换到描述）转换到RTL级描述级描述逻辑综合逻辑综合：RTL级描述转换到逻辑门级级描述转换到逻辑门级版图综合版图综合(结构综合结构综合) ：逻辑门级转换到版图或配置网：逻辑门级转换到版图或配置网表表综合器综合器是将原理图或是将原理图或HDL描述的电路功能转化为具体电路结构描述的电路功能转化为具体电路结构网表的工具。网表的工具。8、硬件描述语言的设计流程、硬件描述语言的设计流程适配（适配（Fitter）适配器适配器也称结构综合器，功能是将由综合器产生的网表文件也称结构综合器，功能是将由综合器产生的网表文件配置于指定的目标器件中（进行逻辑映射操作），并产生最配置于指定的目标器件中（进行逻辑

25、映射操作），并产生最终的可下载文件。终的可下载文件。 CPLD产生熔丝图文件，即产生熔丝图文件，即JEDEC/POF文件文件 FPGA产生产生Bitstream位流数据文件位流数据文件适配器多由适配器多由FPGA/CPLD生产商提供，因为适配的过程直接生产商提供，因为适配的过程直接与器件的具体结构相关与器件的具体结构相关8、硬件描述语言的设计流程、硬件描述语言的设计流程仿真（仿真（Simulation）仿真仿真也称为模拟，是对所设计电路的功能的验证。也称为模拟，是对所设计电路的功能的验证。仿真仿真功能仿真功能仿真：又称前仿真，不考虑信号时延等因素的仿：又称前仿真，不考虑信号时延等因素的仿真。真。时序仿真时序仿真：又称后仿真，针对具体器件在完成布局布：又称后仿真，针对具体器件在完成布局布线后进行的含时延的仿真。线后进行的含时延的仿真。8、硬件描述语言的设计流程、硬件描述语言的设计流程编程（编程（Program）编程编程又称下载，是把适配后生成的编程文件装入又称下载，是把适配后生成的编程文件