采用嵌入式测试器实现SoC中存储子系统的良品率设计.

1、米用嵌入式测试器实现SoC中存储子系统的良品率设计采用嵌入式测试器实现SoC中存储子系统的良品率设计类别：测试仪表&nbsp系统级芯片(SoC)中存储器 容量的增加以及嵌入式存储器支配整个裸片良品率的事实，使良品率设计 (DFY) 面临日益严峻的挑战，特别是在新兴的 90nm和65nm半导体技术领域。由于嵌 入式存储器容易产生较高的缺陷率，会对整个芯片良品率和良品率管理产生重 要影响，因而DFY成为制造的关键问题。&nbsp传统的存储器测试和修复方法不能有效地管理当前SoC的复杂度和水涨船高的测试成本。为了克服这 些挑战，半导体知识产权 (IP) 供应商提出了一种称为 IIP(

2、 基础架构 IP) 的新型 IP， IIP 的作用就像嵌入芯片内部的微型测试器。&nbspIIP 的例子包括用于逻辑和存储器的内建自测试 (BIST) ，以及用于嵌入式存储器的内建修复分 析(BIRA)、内建自修复(BISR)和错误校正代码(ECC)。本文将讨论这样一种面向 嵌入式存储器测试和修复的 IIP ，以及这种 IIP 如何解决设计和制造过程各个 阶段的良品率问题。&n bsp技术挑战&nbsp摩尔定律引领人们持续不断地研究更复杂和更大规模的设计，工艺节点正在从130nm、 90nm、 65nm及以下节点向更小的硅特征尺寸前进。这些更新的工艺技术造成设计规则复

3、杂、制造和掩模成本更高。因此，面向如此先进技术的设计团队需要了解其设 计能否在可接受的良品率等级上具有可制造 性。&nbsp图1： SoC中存储器的使用情况。&n bsp传统上，良品率问题一直属于制造团队的研究范围，但是，在上述先进工艺技术领域，设计工程师正将注意力转向芯片设计流程中的可制 造性标准。采用新兴技术导致良品率下降体现在三个方面：随机缺陷、系统缺 陷和参数缺陷。解决这些问题的良品率改进方案有很多，贯穿设计到制造的产 品流程的各个阶段都要进行良品率管理。&nbsp这可以分类为对设计进行逻辑添加和物理修正。物理修正的一个例子是良品率驱动的版图设计，重点 是修改影

4、响设计性能并进一步影响整体良品率的版图设计规则。逻辑添加对设 计添加测试结构以帮助提高制造过程的良品率。测试结构被设计用于检测器件 中因随机、系统和参数缺陷造成的各种故障，以及修复嵌入式存储器中的某些 缺陷。&nbsp新兴技术使单芯片中能够集成更多的嵌入式存储器，进而使存储器成为SoC中占据支配地位的组成部分，如图1所示。嵌入式存储器采 用了比芯片上逻辑部分更先进的规则进行设计，因而缺陷级别更高。存储器的 结构致密，实际上其缺陷密度的代表值是逻辑部分的两倍。因为 IC 中包含存储 器和逻辑部分，因此存储器决定了整个 SoC的良品率。修复存储器中的缺陷， 就能够改善整体良品率并实质性节省

5、制造成本。&nbsp此外，先进技术提供了广泛的工艺选择，满足了在同一设计上具有不同存储器容量和架构的多 种应用 (设计)的需要。对于需要存储器测试和修复方案的多种存储器架构以及不同冗余配置的设计，这些挑战增强了对良品率管理的需求。 &nbsp 嵌 入式存储器测试和修复&nbsp 在嵌入式存储器中管理良品率的一种方法是在制造修复过程中利用冗余或空闲单元。以历史的观点看，嵌入式存储器一 直具有自测试能力，但是不能自修复。近来，嵌入式存储器因缺陷密度较高， 被迫采用冗余单元，就像独立式存储器一样。对给定的存储器确定足够及合适 类型的冗余单元，需要存储器设计知识和待选用工艺节点

6、的历史故障信息。这 本身就是一个挑战，何况正确的冗余单元并不能解决全部问题。掌握存储器缺 陷检测和定位的方法并分配冗余单元需要用到缺陷分布的制造知识。&n bsp传统的存储器测试和修复方法依靠外部存储器测试器和通用目的冗余分配软件来修复存储器，然而，不断增加的测试成本促使人们开发嵌 入到SoC之中的集成式测试和修复结构。先进的存储器测试和修复系统通常被 嵌入到芯片上以诊断出现故障的存储器位，并利用存储器中的冗余资源 （ 行或列 或二者都用 ） 修复出现故障的存储器。&nbsp图2： STAF存储器系统。&n bsp这样的系统由一个测试和修复处理器以及封包器（嵌入关键测试

7、功能 ）构成，以便与存储器、储存存储器配置标志的熔丝盒以及存储器本身 （ 包括冗余和非冗余存储器 ） 接口。处理器具有四个关键测试和修复功能：一个 BIST引擎用来创建存储器的特定测试模式；一个 BIST诊断引擎用来分析和识 别故障；BIRA修复和冗余分配逻辑算法用来重配置存储器行；待被做拓扑有 效的后修复的列。&n bspSTAF存储器系统采用多种方法修复嵌入式存储器并实现最佳的制造良品率。图 2所示SoC利用IIP和STAR进行嵌入式存储器 修复。STAF处理器与嵌入式存储器自动交互作用以测试和诊断每一个存储器并 确定是否可以修复，如果可以修复就生成一个修复标志。逻辑测试器发起测试

8、 和修复操作之后，STAF处理器接管以进行测试、诊断和生成修复标 志。&n bsp测试器把修复标志传输到激光熔丝烧断设备，由它依次烧断熔丝盒中的熔丝。熔丝盒的内容与修复标志相对应，由STAR处理器加载到相应的存储器进行修复。因此， IIP 彻底地减少了测试成本，并使外部测试资源需 求最小化。此外，利用不需要外部激光熔丝烧断设备的非易失性熔丝，制造成 本被降低了。该技术使多次修复成为可能，因而适用于现场级修复，特别适用 于用纳米技术制成的、更易出现后制造可靠性故障的器件。&n bsp随着设计中存储器密度的增加，一个设计中就有几百个存储器实例，让一个STAR处理器来驱动所有存储器的

9、测试和修复是不切实际的，因此，需要一个具有多 STAR处理器的先进嵌入式IP解决方案来支持调试、诊断和现场修复。每一个 STAR存储器系统由一个STAR处理器、一定容量的存储器和一个熔丝盒组成。 当前典型的设计需要采用多STAR存储器系统实例。&nbsp多STAR存储器系统实例如图 3所示，需要彼此之间互连并连接到 IEEE 1149.1 JTAG 接口， 以便外部测试设备在诊断和调试过程中访问芯片。每一个STAR处理器上的P1500端口采用IEEE提出的IP到IP互连协议将多STAR存储器系统实例彼此 之间连接起来。然而，这些 P1500端口也要连接到芯片的JTAG接口。为了使连 接

10、过程自动完成，一个称为JPC编译器的JTAG到 P1500转换器的设计已完成。 掌握了每一个STAR存储器系统实例的情况，JPC编译器就可以生成逻辑把所有 P1500端口与外部JTAG接口互连起来。就本质而言，JPC逻辑起到芯片级IP基 础架构“集线器”的作用，图3所示为具有两个STAR存储器系统实例的复合 IP（ 功能和 IIP 的混合 ）。先进技术的存储器缺陷分布随着位单元更小、版图更密而发生变化， Generic March 型测试算法不足以处理这些技术中的复杂缺 陷。STAF存储器系统提供增强型March测试算法，覆盖了单个单元故障、双单 元故障、复杂耦合故障以及多测试模式，从而为存储

11、器读写操作创建专用应力 情形。因为缺省算法不足以处理细微工艺变化引起的缺陷，STAF处理器还支持可对系统进行编程的用户定义算法。为了确保最佳的品质，STAF存储器系统采用存储器拓扑不规则信息来生成最精确的背景模式。&n bspSTAF存储器系统支持弹性修复策略以优化制造和现场操作过程中的良品率，制造流程跨越 从晶圆探测到最终封装部件量产的全过程。修复策略描述确定冗余分配和执行 修复的条件，STAF存储器系统支持硬修复、组合修复和累积修复。&n bsp硬修复需要利用芯片上的永久存储机制（例如激光熔丝、NV熔丝）以便掉电后保持修复信息。&nbsp组合修复结合了硬修复和软修复

12、的优点。软修复不用熔丝，因而上电后要生成修复标志。因为软修复在所有 测试条件下对所有故障类型的揭示不够有效，我们建议与硬修复结合使用。因 此，组合修复就是工厂中的硬修复和随后现场的软修复的结合。&nbsp累积修复有助于累积多种测试条件的修复标志以获得最高的修复效率和最大化 地恢复良品率。&nbsp嵌入式存储器测试和修复技术的未来趋势&nbsp随着半导体技术从130nm 90nm 65nm向更小特征尺寸的变化，缺陷率会更高，引入的新缺陷会更多，缺陷类型更加多变。为了解决缺陷 率问题，测试和修复组织机构需要更为智能的方法以及更新的测试和修复方 案。新兴工艺技术，例如90nm

13、以下工艺，会造成泄漏急剧增加，因而需要专用 泄漏屏蔽措施来实现更高的品质。随着缺陷密度的增加，更密密集的存储器需 要额外的冗余资源 （行和列冗余 ） 。当设计中只有少量存储器 （数十个 ） 的时候， 很容易在芯片级实现测试和修复来控制缺陷。然而，当存储器达到好几百个的 时候，在设计实现和制造过程中管理缺陷就复杂了。试想一下，不借助于芯片 级中央网关与所有存储器组通信，逻辑和物理版图复杂度的快速增加会导致难 以在芯片级与所有存储器实例进行通信，所以，有必要采用智能地芯片级测试 基础架构IP来管理数量众多存储器的芯片级测试和修复功能。STAR JPC是一个有助于存储器子系统和外部测试器通信的芯片级

14、基础架构 IP 的例子，它极大 地减少了芯片级布线拥塞，这意味着：为功能模块节省了更多面积、模块间布 线更少、各种时序问题最少以及时序收敛更快。&nbsp图3： STAR存储器系统网络。&nbsp随着几何尺寸更小（泄漏更高，是现在的10倍），要实现更高的品质，保持力 （Fetention ）测试就变得越来越重要。然而，如果我们严格测 试每一个存储器的话，保持力测试也会造成测试时间太长。因为这是一个面向 所有存储器的公共测试功能，所以可以移到芯片级 IIP 来并行运行该测试。保 持力测试可以在多个STAR存储器组之间并行运行，极大地削减了测试时间和测 试成本。当设计中有数百个存储

15、器的时候，测试时间就是一个重要因素。为了 优化测试时间，用户应被容许调度被测存储器组的顺序：并行、串行或二者组 合。这就需要一个可由用户在制造测试过程中编程的芯片级智能调度器。 STAF JPC的内建智能调度器容许用户调度各种存储器实例的测试。本质上，借助于 智能芯片级测试IIP，用户可以削减测试时间和测试成本。&nbsp采用90nm及其以下工艺，许多高速设计（特别是计算机、通信和图形应用）需要做严 格的高速测试以满足品质目标，这就需要在测试引擎和存储器之间快速交换数 据以确保存储器在期望的速度下经受测试。它要求测试资源与存储器的集成最优化，以确保同时达到最佳品质和最优化面积 / 性能

16、的折衷。因此，我们将测试 引擎（软IP）的许多时序和版图关键组成部分集成到硬宏中，时序关键路径已被 做在硬宏中，附加可测试逻辑正被嵌入到硬宏中以获得更高的覆盖率，从而最 终获得最优化的面积、最小的布线开销和更高的品质。作为一个既设计存储器 IP 又设计测试和修复 IP 的整体解决方案供应商，这些都是可能实现的，因为 他们能借助于测试和修复技术优化整个存储器系统的面积、时序并实现高度可 制造性。其它方案因为存储器由一家公司设计，而测试和修复单元却由另一家 不同公司提供，彼此之间存在非常严格的边界，因而就不能实现如此级别的优 化。未来新兴工艺会使设计规模增长并容许我们在设计中集成更多的存储器。 目前，我们已使包含几百个存储器的设计出带了，现在正开始设计包含几千个 存储器的单芯片。设计中多个分层造成的极大复杂度，需要能智能管理设计集 成的自动化性能，这种性能必须很好地理解嵌入式存储器测试和修复架构，并 容许在SoC级插入、删除和修