电子元器件电路布局的可靠性设计

1、9.6 电子元器件电路布局的可靠性设计 电子线路的可靠性设计原则 采用各种电子元器件进行系统或整机线路设计时，设计师不仅必须考虑如何实现规定的功能，而且应该考虑采用何种设计方案才能充分发挥元器件固有可靠性的潜力，提高系统或整机的可靠性水平。这就是通常所说的可靠性设计。 电子线路的可靠性设计是一个内容相当广泛而具体的问题，采用不同类型的器件或者要实现不同的电路功能，都会有不同的可靠性设计考虑。这里首先给出电子线路可靠性设计的一些基本原则，在节再给出几种具体电路的设计规则。 1. 简化设计由于可靠性是电路复杂性的函数，降低电路的复杂性可以相应的提高电路的可靠性，所以，在实现规定功能的前提下，应尽量

2、使电路结构简单，最大限度的减少所用元器件的类型和品种，提高元器件的复用率。这是提高电路可靠性的一种简单而实用的方法。简化设计的具体方案可以根据实际情况来定，一般使用的方法有： (1)多个通道共用一个电路或器件。 (2)在保证实现规定功能指标的前提下，多采用集成电路，少采用分立器件，多采用规模较大的集成电路，少采用规模较小的集成电路。集成度的提高可以减少元器件之间的连线、接点以及封装的数目，而这些连接点的可靠性常常是造成电路失效的主要原因。 (3)在逻辑电路的设计中，简化设计的重点应该放在减少逻辑器件的数目，其次才是减少门或输入端的数目。因为一般而言，与减少电路的复杂度相比较，提高电路的集成度对

3、于提高系统可靠性的效果更为明显。 (4)多采用标准化、系列化的元器件，少采用特殊的或未经定型和考验的元器件。 (5)能用软件完成的功能，不要用硬件实现。 (6)能用数字电路实现的功能，不要用模拟电路完成，因为数字电路的可靠性和标准化程度相对较高。但是，有时模拟电路的功能用数字电路实现会导致器件数目的明显增加，这时就要根据具体情况统筹考虑，力求选用最佳方案。 在简化设计时应注意三点：一是减少元器件不会导致其它元器件承受应力的增加，或者对其它元器件的性能要求更加苛刻；二是在用一种元器件完成多种功能时，要确认该种器件在性能指标和可靠性方面是否能够同时满足几个方面的要求；三是为满足系统安全性、稳定性、

4、可测性、可维修性或降额和冗余设计等的要求所增加的电路或元器件不能省略。 2. 低功耗设计 电子系统向着小型化和高密度化发展，使得其内部热功率密度增加，可靠性随之降低。降低电路的功耗，是减少系统内部温升的主要途径。这可以从两方面着手，一是尽量采用低功耗器件，如在满足工作速度的情况下，尽量采用CMOS电路。而不用TTL电路；二是在完成规定功能的前提下，尽量简化逻辑电路，并更多的让软件来完成硬件的功能，以减少整机硬件的数量。 3. 保护电路设计 电子系统在工作中可能会受到各种不适当应力或外界干扰信号的影响，造成电路工作不正常，严重时会导致内部器件的损坏。为此，在电路设计中，有必要根据具体情况设计必要

5、的保护电路。如在电路的信号输入端设计静电保护电路，在电源输入端设计浪涌干扰抑制电路，在高频高速电路中加入噪声抑制或吸收网络。具体保护电路的形式可参阅本书有关章节。 4. 灵敏度分析 组成电子系统的各个电路对于系统可靠性的贡献并不相同，而组成电路的各个元器件对于该电路可靠性的贡献也不会一样。常常会有这样的情况，某个元器件的参数退化严重，但对电路性能的影响甚微；而另一个元器件稍有变化，就对电路性能产生显著影响。这是因为一个元器件对于电路可靠性的影响（或一个子电路对于系统可靠性的影响）不仅取决于该元器件（或子电路）自身的质量，而且取决于该元器件（或子电路）造成电路（或系统）性能变化的灵敏度。因此，在

6、电路设计中，应进行灵敏度分析，确定对电路性能影响显著的关键元器件或子电路。对其进行重点设计。灵敏度分析可借助于现有的电路模拟器或逻辑模拟器完成。这是提高电路可靠性的一个经济有效的方法。 5. 基于元器件的稳定参数和典型特性进行设计 电路设计通常必须依据所选用器件的参数指标来进行。为了保证电路的可靠性，只要可能，电路性能应该基于器件的最稳定的参数来设计，同时应留出一些允许变化的余量。对于那些由于工艺离散性以及随时间、温度和其它环境应力而变化的不太稳定的性能参数，设计时应给予更为宽容的限制。对于那些不确定的无法控制的性能参数，设计时不宜采纳，否则无法保证电路的可靠性和制造的可重复性。如果产品手册中

7、 记载有所需的特性曲线图、外部电路参数或典型应用电路时，应尽可能使用该特性曲线或电路方案进行设计。 6. 均衡设计 在设计一个电子系统时，总是要先将其分割为若干个电路块，以便完成不同的功能。在系统分割时，应注意电路功能和结构的均衡性，这样对提高系统可靠性有利。这主要体现在两个方面：一是每块电路的功能应相对完整，尽量减少各个电路之间的联接，以削弱互连对电路可靠性的影响；二是各个电流所含元器件的数量不要过于集中带来的不可靠因素，同时也方便了装配工艺设计。 7. 三次设计 三次设计包括系统设计、参数设计和容差设计。系统设计是指一般意义上的设计；参数设计是利用正交设计法结合计算机辅助设计，找到稳定性好

8、的合理参数组，是三次设计的核心；容差设计则是在系统的最佳参数组合确定之后，合理规划组成系统的各个元器件的容差，使产品物美价廉。采用三次设计方法获得的产品具有高的信噪比，对于元器件的公差与老化、工作和环境条件的波动变化等具有很强的忍受能力，保证长时间正常工作。因此，在所采用的元器件质量等级相同的条件下，通过三次设计的电路的可靠性明显高于未作三次设计的电路。 8. 冗余设计和降额设计冗余设计也称余度设计，它是在系统或设备中的关键电路部位，设计一种以上的功能通道，当一个功能通道发生故障时，可用另一个通道代替，从而可使局部故障不影响整个系统或设备的正常工作。采用冗余设计，使得用相对低可靠的元器件构成可

9、靠的系统或设备成为可能。但是，采用冗余设计会使电路的复杂性以及系统的体积、重量、功耗和成本增加，一般只用于那些安全性要求非常高而且难以维修的系统。9. 可靠性预计 为了验证可靠性设计的效果，根据系统可靠性的要求，电路设计完成后，可对关键电路的失效率进行预计，预计所依据的模型和方法见国军标GJB299电子设备可靠性预计手册。 常用集成电路的应用设计规则 在电路设计时，除了以上所述的通用设计原则之外，还要根据所用器件的具体情况，采用不同的设计规则。下面给出用几种常用集成电路进行电路设计时应该遵循的一些规则。这些规则所依据的设计原理大多已经在本书的有关章节里予以阐述，这里不再赘述。 1. TTL电路

10、应用设计规则 (1) 电源 ·稳定性应保持在±5之内； ·纹波系数应小于5； ·电源初级应有射频旁路。 (2)去耦 ·每使用8块TTL电路就应当用一个0.010.1F的射频电容器对电源电压进行去耦。去耦电容的位置应仅可能地靠近集成电路，二者之间的距离应在15cm之内。每块印制电路板也应用一只容量更大些的低电感电容器对电源进行去耦。电容器类型的选择方法参见节。 (3)输入信号 ·输入信号的脉冲宽度应长于传播延迟时间，以免出现反射噪声； ·要求逻辑“0”输出的器件，其不使用的输入端应将其接地或与同一门电路的在用输入端相连； &#

11、183;要求逻辑“1”输出的器件，其不使用的输入端应连接到一个大于2.7V的电压上。为了不增加传输延迟时间和噪声敏感度，所接电压不要超过该电路的电压最大额定值5.5V； ·不使用的器件，其所有的输入端都应按照使功耗最低的方法连接，具体的处理方法可参阅节； ·在使用低功耗肖特基TTL电路时，应保证其输入端不出现负电压，以免电流流入输入箝位二极管； ·时钟脉冲的上升时间和下降时间应尽可能的短，以便提高电路的抗干扰能力； ·通常时钟脉冲处于高态时，触发器的数据不应改变。若一例外，应查阅有关的数据规范； ·扩展器应尽可能地靠近被扩展的门，扩展器的节点上

12、不能有容性负载； ·在长信号线的接收端应接一个5001k的上拉电阻，以便增加噪声容限和缩短上升时间。 (4)输出信号 ·集电极开路器件的输出负载应连接到小于等于最大额定值的电压上，所有其它器件的输出负载应连接到VCC上； ·长信号线应该由专门为其设计的电路驱动，如线驱动器、缓冲器等； ·从线驱动器到接收电路的信号回路线应是连续的，应采用特性阻抗约为100的同轴线或双扭线； ·在长信号线的驱动端应加一只小于51的串联电阻，以便消除可能出现的负过冲。 (5)并联应用 ·除三态输出门外，有源上拉门不得并联连接。只有一种情况例外，即并联门的所

13、有输入端和输出端均并联在一起，而且这些门电路封装在同一外壳内； ·某些TTL电路具有集电极开路输出端，允许将几个电路的开集电极输出端连接在一起，以实现“线与”功能。但应在该输出端加一个上拉电阻，以便提供足够的驱动信号和提高抗干扰能力，上拉电阻的阻值应根据该电路的扇出能力来确定。 2. CMOS电路应用设计规则 (1)电源 ·稳定性应保持在±5之内； ·纹波系数应小于5； ·电源初级应有射频旁路； ·如果CMOS电路自身和其输入信号源使用不同的电源，则开机时应首先接通CMOS电源，然后接通信号源，关机时应该首先关闭信号源，然后关闭CMO

14、S电源。 (2)去耦 ·每使用1015块CMOS电路就应当用一个0.010.1F的射频电容器对电源电压进行去耦。去耦电容的位置应仅可能地靠近集成电路，二者之间的距离应在15之内。每块印制电路板也应用一只容量更大些的低电感电容器对电源进行去耦。 (3)输入信号 ·输入信号电压的幅度应限制在CMOS电路电源电压范围之内，以免引发闩锁； ·多余的输入端在任何情况下都不得悬空，应适当的连接到CMOS电路的电压正端或负端上； ·当CMOS电路由TTL电路驱动时，应该在CMOS电路的输入端与VCC之间连一个上拉电阻； ·在非稳态和单稳态多谐振荡器等应用中，

15、允许CMOS电路有一定的输入电流（通过保护二极管），但应在其输入加接一只串联电阻，将输入电流限制在微安级的水平上。 (4) 输出信号 ·输出电压的幅度应限制在CMOS电路电源电压范围之内，以免引发闩锁； ·长信号线应该由专门为其设计的电路驱动，如线驱动器、缓冲器等； ·应避免在CMOS电流的输出端接大于500pF的电容负载； ·CMOS电路的扇出应根据其输出容性负载量来确定，通常可按下式计算： ( 9.6 )式中，FO为扇出，CL为CMOS电路的额定容性负载电容，0.8是容性负载的降额系数，CI为CMOS电路的额定输入电容。 (5)并联应用 ·

16、除三态输出门外，有源上拉门不得并联连接。只有一种情况例外，即并联门的所有输入端均并联在一起，而且这些门电路封装在同一外壳内。 3.线性放大器应用设计规则 (1) 电源 ·稳定性应保持在±1%之内； ·纹波系数应小于1； ·电源初级应有射频旁路； (2) 去耦 ·每使用10块线性集成电路就应当用一个0.010.1F的射频电容器对电源电压进行去耦。去耦电容的位置应仅可能地靠近集成电路，二者之间的距离应在15cm之内。每块印制电路板也应用一只容量更大些的低电感电容器对电源进行去耦。 (3) 输入信号 ·差模输入电压和共模输入电压均不应超过它

17、们的最大额定值的60； ·所有不使用的输入端均应按照使功耗最低的方式进行连接； ·如果器件具有两个以上的外部调整点，必须多次调整，仅一次是不行的。 (4) 输出信号 ·长信号线应该由专门为其设计的电路驱动，如线驱动器、缓冲器等； ·从线驱动器到接收电路的信号回路线应采用连续同轴线或双扭线，其特性阻抗应与连接端口的阻抗相匹配。 4. 线性电压调整器应用设计规则 (1)输入电压 ·输入电压不应超过其最大额定值的80； ·差分输入电压应该比推荐的最小电压大20，以保持适当的输出电压。 (2)输出负载 ·最大输出负载不得超过其最大额

18、定值的80； ·如果器件内部没有包含短路保护电路，则应设计外部短路保护电路。 (3)散热 ·电压调整器应该安装散热器，其散热面积应能够散掉器件承受最大功率时所产生的热量。 印制电路板布线设计 目前电子元器件用于各类电子设备和系统时，仍然以印制电路板为主要装配方式。实践证明，即使电原理图设计正确，印制电路板布线设计不当，也会对器件的可靠性产生不利的影响。例如，将印制电路板用于装配高速数字集成电路时，电路上出现的瞬变电流通过印制导线时，会产生冲击电流。如果印制导线的阻抗比较大，特别是电感较大时，这种冲击电流的幅值会很大，有可能对器件造成损害。如果印制板两条细平行线靠得很近，则会

19、形成信号波形的延迟，在传输线的终端形成反射噪声。因此，在设计印制板布线的时候，应注意采用正确的方法。 1. 电磁兼容性设计 电磁兼容性（EMC）是指电子系统及其元部件在各种电磁环境中仍能够协调、有效地进行工作的能力。EMC设计的目的是既能抑制各种外来的干扰，使电路和设备在规定的电磁环境中能正常工作，同时又能减少其本身对其它设备的电磁干扰。 由于瞬变电流在印制线条上所产生的冲击干扰主要是由印制导线的电感成分造成的，因此，应尽量减少印制导线的电感量。印制导线的电感量与其长度成正比，并随其宽度的增加而下降，故短而粗的导线对于抑制干扰是有利的。 时钟引线、行驱动器或总线驱动器的信号线常常载有大的瞬变电

20、流，其印制导线要尽可能地短；而对于电源线和地线这样的难以缩短长度的布线，则应在印制板面积和线条密度允许的条件下尽可能加大布线的宽度。对于一般电路，印制导线宽度选在1.5mm左右，即可完全满足要求；对于集成电路，可选为0.2mm1.0mm。 采用平行走线可以减少导线电感，但导线之间的互感和分布电容增加，如果布局允许。最好采用井字形网状地线结构，具体做法是印制板的一面横向布线，另一面纵向布线，然后在交叉孔处用铆钉或金属化孔相连。 为了印制印制导线之间的串扰，在设计布线时应尽量避免长距离的平行走线，尽可能拉开线与线之间的距离，信号线与地线及电源线尽可能不交叉。在使用一般电路时，印制导线间隔和长度设计

21、可以参考表9.7所列规则。在一些对干扰十分敏感的信号线之间可以设置一根接地的印制线，也可有效地抑制串扰。表9.7 印制电路板防串扰设计规则印制线间隔印制线最大长度非大平面接地大平面接地0.5mm25cm50cm1.0mm30cm60cm3.0mm40cm150cm 为了抑制出现在印制线条终端的反射干扰，除了特殊需要之外，应尽可能缩短印制线的长度和采用慢速电路。必要时可加终端匹配，即在传输线的末端对地和电源端各加接一个相同阻值的匹配电阻。根据经验，对一般速度较快的TTL电路，其印制线条长于10cm以上时就应加终端匹配措施。匹配电阻的阻值应根据集成电路的输出驱动电流及吸收电流的最大值来决定。当使用

22、74F系列的TTL电路时，匹配电阻可采用330，其等效的终端阻抗为165。 为了避免高频信号通过印制导线产生的电磁辐射，在印制电路板布线时，还应注意以下要点： (1) 尽量减少印制导线的不连续性，例如导线宽度不要突变，导线的拐角大于90O，禁止环状走线等。这样也有利于提高印制导线耐焊接热的能力。 (2)时钟信号引线最容易产生电磁辐射干扰，走线时应与地线回路相靠近，不要在长距离内与信号线并行。 (3)总线驱动器应紧挨其欲驱动的总线。对于那些离开印制电路板的引线，驱动器应紧挨着连接器。 (4)数据总线的布线应每两根信号线之间夹一根信号地线。最好是紧挨着最不重要的地址引线放置地回路，因为后者常载有高

23、频电流。(5)在印制板布置高速、中速和低速逻辑电路时，应按照图9.41的方式排列器件。图9.40 数据总线的布线方式 2. 接地设计只要布局许可，印制板最好做成大平面接地方式，即印制板的一面全部用铜箔做成接地平面，则另一面作为信号布线。这样做有许多好处： (1)大接地平面可以降低印制电路的对地阻抗，有效地抑制印制板另一面信号线之间的干扰和噪声。例如，由于平行导线之间的分布电容在导线接近接地平面时会变小，因此大接地平面可使印制线之间的串扰明显削弱。 (2)大接地平面起着电磁屏蔽和静电屏蔽的作用，可减少外界对电路的高频辐射干扰以及减少电路对外界的高频辐射干扰。(3)大接地平面还有良好散热效果，其大

24、面积的铜箔尤如金属散热片，迅速向外界散发印制电路板中的热量。图9.41 不同工作速度的逻辑电路在印制板上的排列方式 如果无法采用大接地平面，则应在印制电路板的周围设计接地总线，接地总线的两端接到系统的公共接地点上。接地总线应尽可能地宽，其宽度至少应为2.5mm。 数字电路部分与模拟电路部分以及小信号电路和大功率电路应该分别并行馈电。数字地与模拟地在内部不得相连，屏蔽地与电源地分别设置，去耦滤波电容应就近接地。 3. 热设计 从有利于散热的角度出发，印制板最好是直立安装，板与板之间的距离一般不要小于2cm，而且元器件在印制板上的排列方式应遵循一定的规则： (1)对于采用自由对流空气冷却方式的设备

25、，最好是将集成电路（或其他元器件）安纵长方式排列，如图9.42 (a)所示；对于采用强制空气冷却（如用风扇冷却）的设备，则应按横长方式配置，如图9.42 (b)所示。 (2)同一块印制板上的元器件应尽可能按其发热量大小及耐热程度分区排列，发热量小或耐热性差的元器件（如小信号晶体管、小规模集成电路、电解电容器等）放在冷却气流的最上游（入口处），发热量大或耐热性好的元器件（如功率晶体管、大规模集成电路等）放在冷却气流的最下游（出口处）。 (3)在水平方向上，大功率器件尽量靠近印制板边沿布置，以便缩短传热途径；在垂直方向上，大功率器件尽量靠近印制板上方布置，以便减少这些器件工作时对其它元器件温度的影响。(