数字电子技术典型题选

1、数字电子技术典型题选、填空题1在数字电路中，逻辑变量的值只有个值，即2.在逻辑函数的化简中，合并最小项的个数必须是3.组合逻辑电路的输出仅取决于该电路当前的输入信号,与电路原来的状态4. TTL三态门的输出有三种状态：高电平、低电平和高阻态状态。5基本的逻辑关系有6.组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属于同步计数器。7. A/D转换器的转换过程包括四个步骤。&施密特触发器有 2个稳定状态.，单稳态触发器有1个稳定状态，多谐振荡器有0个稳定状态。9 .随机存储器 RAM的电路结构主要由三部分组成。为构成4096 X 8的RAM需要片1024 X 4的RAM芯片，

2、并需要用位地址码以完成寻址操作。10. 8位移位寄存器，串行输入时经个CP脉冲后，将得到8位数据的并行输出；欲将其串行输出，需经.个CP脉冲后，数码才能全部输出。11. (93) 10=()16=()8=(12.寻址1MX 16的内存单元需要用根地址线,根数据线。13. RS触发器的特性方程为，其约束条件为14. D触发器的特性方程T触发器的特性方程15.正逻辑中，高电平表示，低电平表示两部分组成。17.共阴极的LED数码管应与输出电平有效的显示译码器匹配。18.共阳极的LED数码管应与输出电平有效的显示译码器匹配。19某逻辑函数F的卡诺图如图所示,则 F=20.单稳态触发器的特点是电路有一个

3、和一个21. “逻辑相邻”是指两个最小项因子不同，而其余因子16时序逻辑电路通常由22.在数字系统中，所有的运算都可以分解成两种操作。23.TTL电路如图，贝UF1 =F2=F3=Fl=1F224. CMOS电路的阈值电压为SRAM组成。25.现场可编程门阵列 FPGA主要由IOB CLB互连资源 和等步骤。25. A/D转换过程包括37下图所示波形是一个.进制计数器的波形图。27.电路如图，则F仁F2=F3=FlF2A A* S 茨28.若丫 AB CD，则它的对偶式为29.单稳态触发器的特点是电路有一个态和一个两部分组成。30.时序逻辑电路通常由 31.数字电路在稳态时，电子器件 （如二极

4、管，三极管）处于开关状态，即工作在区。区和32 .某逻辑函数F的卡诺图如图所示，则F=33.设计一个8分频电路，至少需要个触发器。CDV w OL 11 100000110101111101X1100011位。,K=34.现场可编程门阵列 FPGA芯片的主要供应厂商有LATTICE 等。35对13个信号进行编码时，需要使用的二进制代码的位数为 36, JK触发器实现D触发器的功能时，应该使 J=38如果TTL的输入端开路，相当于接入高电平，低电平）。39描述时序逻辑电路的三个方程分别是40欲对15个符号进行二进制编码，至少需要位二进制数;41分别写出图（a）、（b）、（ c）所示电路中的输出函

5、数表达式:丫仁丫2=丫3=VccD1!fl A pGJZ=1C(h)JK触发器的特性方程为，D触发器的特性方程为42. 74HC153为四选一数据选择器,Z=43.化简逻辑函数的方法，常用的有公式和卡诺图44.已知函数,反函数=(A+/B) */ (/A+C),对偶式 丫 = (/A+B)*/( A+/C)。45.四位双向移位寄存器 74LS194A的功能表如下，要实现保持功能，应使RD=_:S1= , S0=当RD=1; S1=1, S0=0时，电路实现功能。R.S1S0工作状态0XX置零100保持101右移110左移111并行输入46.若要构成七进制计数器，最少用个触发器，它有个无效状态。

6、47.在555定时器组成的施密特触发器、单稳态触发器和多谐振荡器三种电路中,电路能自动产生脉冲信号，其脉冲周期T-48.用555定时器组成的三种应用电路如图所示，其中图（a)、（b）、（ C）分别对应的电路名称是（a）,(C)49.欲对160个符IL6* 4£ L fl丄%(b)输入端有个；2n选1的MUX其地址端有U.位二进制数；16路数据分配器，其地址个，其数据输入端有个.5_个触发器;50. 欲构成可将IkHZ的脉冲转化为50HZ的脉冲的分频器，该电路至少需要用该电路共有20个有效状态。某计数器的状态转换图如下图所示，该计数器为.法计数，它有个有效状态，该电路（有或无）自启动能

7、力51. Ttl电路如图，分别写出下图（a）、（b ）、（ C ）、（ d）所示电路中的输出函数表达式：丫仁TQ丫2=/(AB)丫3=/(AB)Y4=/(AB)*/(BC)JKTY1ABEH11wX0=1TaVcc.丫 3101AC52.如图所示电路的逻辑表达式FB C D , F=1时的全部输入变量取值组合有12个.CDAB53.如下图所示的组合逻辑电路中的74138为3线-8线译码器，写出如图所示电路中各输出函数的最简与或表达式：F仁F2=74132AyLB JlLV2C抽號1pC3M3nyr&Fl* o-FZ54.下图是某ROM存储阵列的点阵图,A3、A2、A1、AO为地址线，D

8、3 D2、D1、D0为数据线。试分别写出D3、D2、D1关于A3、A2、A1、A0的逻辑表达式。图中的点表示在行线和列线交叉处连接了存储元件。IAm Aj Al Ao地址译码器5 -Di Do15714丫两沁论艰伽Yd55写出下图Y0Y4的表达式Y4AB CDC /)3或邂辑，评列1iY3Y2Y1Y0BDBD56.由四位并行进位加法器74LS283如图所示，当A=0 时，X3X2XiXo=0111 ,丫3丫2丫 = 0100 ,ABCD A B C D ACACeZ3Z2ZiZ0=,W=电路功能为有符号数求和运算（加减运算）：W CoA= 0 时：Z = X+ Y= 1011; W= Co=

9、0;二、逻辑函数化简与变换：1.试求逻辑函数F的反函数的最简与或式,m(2,4,6,8)解:ABCABCD 0sAB CDS0001111000X11010X0、111。0 .00 1011（0；0/(a)F D ABAC证明下列各逻辑函数式:(AB)(A左式=aA ACACABAB(1C)AB原式成立Eh并用与或非门实现电路&> 1-E(b)DBACC) Ab ACbA BC(A A)BCAC(1 B)AC =右式3.将下列逻辑函数化简成最简与或及与非-与非表达式（答案略）V=ACD +A9 + BCD ?肌=+5(16)组合逻辑电路的分析与设计 1、4选1数据选择器74LS1

10、53的功能表达式为？:YI = (Z3itj4i j4i + Di jAiAa + Z<j4ij4i + DMJjf试写出下图电路输出z的逻辑函数式。/A/B+/AC+A/Cy74L SI 53(1/3)%ADw Dll r)i2 Dy四、已知函数Y ABD BC BD AB ACAB C1.用卡诺图法化简为最简与-或式;2.画出最简与-或式逻辑图;3.写出用与非门实现的逻辑表达式;设计一位8421BCD码的判奇电路，当输入码中,1的个数为奇数时，输出为 1，否则为0。画出卡诺图，并写出最简“与-或表达式”用一片8选1数据选择器74LS151加若干门电路实现，画出电路图。AOyAl74L

11、S151A2口 ElDb D, Dia解 : (1)卡诺图:0111100101100XX工X10XX0000 01 II 10最简“与或式” ：丫 ABCD ABCD BCD BCD BCD ；(2 )电路图:AO7Al74L5151昭D DiD? Dj DtD* Di Df六、某组合逻辑电路的芯片引脚图如题图所示。冋Rimfl>3- 出 MT MTM 占由""向占右冋nm同1 w卿J侦0Sb 口T41i>LJLJLJLJLJLdLJLJkJULdUJLLlLJf 1（；N1）FIc1分析题图所示电路，写出输出函数Fi、F2的逻辑表达式，并说明该电路功能。2.

12、 假定用四路数据选择器实现题图所示电路的逻辑功能，请确定下图所示逻辑电路中各数据输入端的值，画出完善的逻辑电路图。解：1写出电路输出函数 Fi、F2的逻辑表达式，并说明该电路功能。F1 A B C ABC ABC ABC ABCF2 AC AB BC AC AB BC该电路实现全减器的功能功能。2.假定用四路数据选择器实现该电路的逻辑功能，请确定给定逻辑电路中各数据输入端的值，完善逻辑电路。3线-8线译码器74LS138逻辑功能表达式为=卫2伽，Fl= AtHiA，S2=S3=O 。1、试写出乙和Z2的F贞二, Y = A2AiA ,正常工作时，Si =1, 逻辑函数式。八.74HC138为3

13、线-8线二进制译码器，利用 74HC138设计一个组合逻辑电路，输出逻辑函数式为：Zj AC' A'BC AB'C1.写出74138输出端丫0'端的表达式:2. 74138 实现Z1的过程;3. 画出逻辑电路图;九、用3线-8线译码器A炽YOBMyTC0Y2¥31SIYEp更¥7oS31111ASZ174LS138芯片设计一位全加器（全减器），可附加门电路，要求写出真值表、逻辑表达式，画出逻辑电路图。解：真值表（略）.逻辑表达式如下:Y1 Y2 Y4 Y7Y ?Y2 ?Y4 ?Y7Co ABCiABCiABC ABCi丫3丫5丫6丫7Y3 ?

14、 丫 5 ?Y6 ?Y7S C逻辑电路图如下:减法自行设计十、D触发器和JK触发器组成的逻辑电路及其输入端的波形如下图所示,试画出Q、Q端的波形。设初态为Q=Q=1。CP -TLrNTLJn-十一、试用最少的与非门设计实现一个一位十进制数（用8421BCD码表示）的四舍五入电路,当数码大于等于 5时输出为1，否则输出为0。要求列出真值表、卡诺图，写出最简表达式，并画出逻辑电路图：（1）直接用门电路实现;（2）用两片3-8线译码器74138实现；（3）用4-1MUX及必要的门电路实现。解：逻辑表达式为：Fm(5,6,7,8,9)A3 A2 A0 A2 A1A3A2Al(1); (2) ( 3)答

15、案略，自己做!十二、由四位并行进位加法器 74LS283构成下图所示电路:(1) .当 A=0 时，XX2XX)=0011 , Y3Y2YiY0=0100 求 ZZZ Zo=, W=(2) 当 A=1 时，XX2XiXo=1OO1, Y3Y2YYo=0101 求 ZZZZo=, W=(3)写出X(X3X2XiXo)、Y(Y3Y2YYo)、A与Z(Z3Z2Z1Z0) > W之间的算法公式，并指出其功能。(2) A= 1 时：Z X Y 1 = 0100; W Co 0 ；(3) 电路功能为有符号数求和运算(加减运算)W Co A ； Z X Y A A十三、用74283及门电路构成一位84

16、21 BCD 码加法器进位输入B3 B2 BiBoA3A2AiAoC进位1输出四位加法器加B数被IA加J 数I& ® s &4 o c I c3 2 1 0 3 2 1 0 AAAA BBBBC4CoS3S2SiSo解：大于和卜数S丄四位加法器9或有进位输出，就加6同时输出进位十四、由4位二进制计数器74LS161和8选1数据选择器74LS152构成的电路的如图，假设74LS161初始状态QQQQ=OOOO，请画出在CP作用下，输出端的波形，并说明的功能。fcPhrCLK>LLKRm LD1 o 1- i 6 A D D n 0 w ? 1 1- 4* qr A

17、 D D n DLRT十五、数据选择器 74LS151如图所示。(1)求图电路的输出逻辑表达式;Y7LSL51A2Al型DT D6 de D4 D3 D2 DI DOBVOV(2)试用一片数据选择器74LS151实现组合逻辑函数Y74LSL51Y = f (A, B, C)=刀 m(0,1,2,3,4,5)Al型DT D6 de D4 D3 D2 IU DO十六.画触发器电路时序图1、试画出如图所示电路在输入波形CPRd及D作用下Q1及Q2的输出波形.设电路初态 QQ=11，且不计传输时延.FF,冠J心一解:十七、分析图示电路的逻辑功能，写出电路的驱动方程、状态方程，画出电路的状态转换图和输

18、出波形，初始态 QQ=00。CPLJ-IEFFl QI FFEQ2ei十八.时序逻辑电路分析与设计1、试分析如图所示的时序逻辑电路，要求:(1)列出驱动方程、状态方程(2) Q2、Q1、Q0状态表，画出状态图(3)画出在CP脉冲作用下三个触发器的状态信号和Y的波形图，设三个触发器的初态均为Q100解：(1) 驱动方程：Jo = Ko = 1QO1 QO_ n 1Q1QonQ1n Qg*Q；1 QgOQ； Q/Qg；(2) 状态表Qn Qn COn亠 n+1n+1 xn+1Q Q Q000001001010010011OiiiOOiOOiOiiOiiiOiiOiiiiiiOOO产生所需序列触发器

19、构成模8计数器，数据选择器 74151十九、如图6所示电路中X为控制端；试分析当X=0和X=1时电路的逻辑功能；写出驱动方程、状态方程和状态图，并画出当X=i时的时序图;(设初始状态 Q1Q0=11。解:驱动方程JoKo iFFiZJiKiXQoX Qi Qo-iJC、Ci一 iKQiQiiJ>CiiKQoCP状态方程Qin i JiQKiQi (X Qo)Qi X QoQi X Qo QiQO iJ oQoKoQ Qo状态图4加法计数器的功能;o/oX/Z (QQ)当外部输入 X=o时，状态转移按oo7oif iOf ii 7OOf规律变化,实现模4减法计数器的功能。所以,当X=i时，

20、状态转移按 OO7ii7iO7Oi7 OO7规律变化，实现模 该电路是一个同步模 4可逆计数器。X为加/减控制信号，Z为借位输出二十、电路如题图所示，其中RA=RB=iO灼,C=卩f ,试问: i).在Uk为高电平期间，由555定时器构成的是什么电路，其输出 UO的频率fO= 2).分析由JK触发器FFi、FF2、FF3构成的计数器电路，要求：写出驱动方程和状态方程，列 出状态转换表，画出完整的状态转换图;3).设Q3 Q2、Qi的初态为OOO, Uk所加正脉冲的宽度为 Tw=6/fO，脉冲过后 Q3 Q2、Qi将保 持在哪个状态Vcc=+5vQ3Q2QI555UOJ Q >7riK Q

21、_Jo. 01 r解:1）多谐振荡器fO=476HzJQ；;J2Q3；J3Q2；K1Q；K2Q3；K3Q1nQ1n1q2Q1nQ；Q；Q；Q；1Q3Q；Q3nQ2Q3Q31q2Q3Q1Q）写出驱动方程、状态方程,列出状态转换) Q3Q2Q1=1O0000->100->110->111->011->001->回到 100;,分别说明它们是几进制计数器。一、画出题图（a）、（ b）的状态转换图解：11进制，12进制，67进制二十二、分析如下电路同步十制集成计数器 CT74160的功能表如下所示。 说明下图所示电路为几进制计数器，并画出其有效循环状态图;CT741

22、60OVft AElcmieoElLD/CT/LLCLEETEPQ3 02 QI QO0XXIX0 0 0 010t卫X£)3 D2 DI DO11r11计数11XCX保持11X玉0保持的功能表2）用反馈清零法将其构成一个同步37进制计数器。& s-eLJCtTTTWIMCFLDOIftAin匚1 1 1CPb bSIcnii60c_-C*lIDU£CP二十三、给出同步十进制集成计数器CT74160的功能表。74LS138为3线一8线译码器;说明题图所示电路中 CT74160构成的是几进制计数器并画出其有效循环状态图;(2)画出在图8给定的CP脉冲作用下输出 丫的波

23、形图用整体清零法将两片 CT74160构成一个同步 36进制BCD码计数器。&EICT741dOoJA2AlAO74LE1385152S3&CP解：(1)5 进制，0000 0001 0010 0011 0100 0000(2)二十四、在图示电路中，Ra、Rb R1、R2分别为四个4位移位寄存器，其移位方向如图示为右移,(3)先同步级联再反馈清零，清零逻辑：CR=Q5Q4Q2Q1(0011 0110)舟设Ra、Rb内已存有二进制数码(见图)，则在第四个 CP脉冲作用后，移位寄存器R1中的数码CERa1 1| Q 1 1T Kb|1| 1|1 0,R2中的数码为IR1>R2

24、二十五、试用JK触发器设计一个同步三进制加法计数器解:状态图如下:00 101由 K 图得 Qr=Qn; Q)n+1=/Q1n*/Q0n得：Ji=Qn，K=/Qo；J o=/Qin，Ko=1二十六、数字系统设计时，常用如图所示电路来检测输入信号的上升沿,1）已知输入信号 Din如图所示，设触发器初态为0，画出检测输出信号 DECT波形。DinDL：CI2）用verilog HDL 描述上述电路 module risedetect ( input clk ，input Din ，input rst,out put DETECT)；reg1:0 din reg;assig n DETECT=di

25、nreg0&di nreg1; always (po sedge elk or po sedge rst) beginif(rst) dinreg=>2 ' b00; else din reg=>d in reg0,D in; enden dmodule 二十七、用Verilog HDL语言设计一个256进制加法计数器，要求可以异步复位，可以输出进位。二十八、组合逻辑设计：试用图示3线-8线译码器CT3138和门电路设计一个交通灯监控装置, 请写出完整步骤。U1AY0BY1CY2Y3G1Y4G2AY5G2BY6Y76_-4050374LS138N二十九、在数字系统设计时，常用如图5所示电路来检测输入信号的上升沿,1）已知输入信号 Din如图6所示，设触发器初态为0,请画出检测输出信号 DECT波形DECT图5CPDinI I I I I2)用verilog HDL 描述上述电路三十、分析如下电路，假设各触发器初始状态都为1)画出输出丫的波形2)说明此电路的功能3)用Verilog HDL实现这个电路、Y丿-TLnLrLrLrLr