EDA课程设计四人智力竞赛计数抢答器

1、四人智力党赛计数抢答器一、设计任务与要求任务：要求设计一个四人智力计数抢答器。要求：四人使用抢答，当其中一人按下抢答器，将封锁其余抢答器，数码管 显示一位二进制数，同时倒计时开始计时（099）秒，如果在倒计时间内没答 完题报警器开始响。二、总体框图根据设计要求，本系统应具有第一抢答信号的鉴别和锁存、答题计时、动 态显示和声光提示等功能。为了完成上述功能，该系统应由抢答鉴别和锁存电路、 答题计时电路、数显驱动电路和声光驱动电路等组成。抢答器设计的关键是准确地判断第一抢答信号和锁存。在得到第一抢答信判别电路数字显示声光显不号后应立即进行电路封锁，使其他组抢答无效。形成抢答信号后，由数显电路显 示抢

2、答组别，由声光电路提示超时抢答。输 入 电 路计时电路图1总体框图三、选择器件1、装有QuartusII软件的计算机一台。2、7段数码显示管。3、芯片:使用 Altera 公司生产的Cyclone系列芯片，如EP1C12Q240C84、ED旗验箱一个。5,下载接口是数字芯片的下载接口(JTAG主要用于FPGAA5片的数据下载。6、时钟源。Cyclone 的性能特性Cyclone器件的性能足以和业界最快的 FPGA1行竞争。Cyclone FPGA内部包括 可配置逻辑模块CLB( Configurable Logic Block ) 、输出输入模块IOB( InputOutput Block )

3、和内部连线(Interconnect )三个部分。FPGA的基本特点主要 有：1 )采用FPGAg计ASIC电路，用户不需要投片生产，就能得到合用的芯片。2 ) FPGAH故其它全定制或半定制 ASIC电路的中试样片。3 ) FPG咕部有丰富白触发器和I /O引脚。4)FPGA! ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。5) FPGA采用高速CHMOS艺，功耗低，可以与 CMOS TTL电平兼容。可以说，FPGAK片是小批量系统提高系统集成度、可靠性的最佳选择之一。四、 功能模块1：library ieee;use ieee.std_logic_1164.all;enti

4、ty feng isport(cp,clr:in std_logic;q :out std_logic); end feng;architecture feng_arc of feng isbeginprocess(cp,clr)beginif clr='0' thenq<='0'elsif cp'event and cp='0' thenq<='1'end if;end process;end feng_arc;此程序为抢答鉴别模块feng该模块主要实现抢答和鉴别的功能。在主持人发出抢答指令以后，若 有参赛者

5、按下抢答器的按钮，该模块将参赛者按下按键的信号输出高电平给锁图2抢答鉴别模块的仿真波形clr是低电平有效；当cp来个下降沿时，输出q将一直为高电平符合模块要求2 :library ieee;use ieee.std_logic_1164.all;entity sel isport(clk:in std_logic;a:out integer range 0 to 7);end sel;architecture one of sel isbeginprocess(clk)variable aa: integer range 0 to 7;beginif clk'event and clk

6、='1' thenaa := aa + 1 ;end if;a<=aa;end process;end one;此程序为VHD国序该程序生成的符号及仿真波形如下:图3片选信号模块仿真图当来一个脉冲时，输出将增加1,符合模块要求3 :library ieee;use ieee.std_logic_1164.all;entity lockb isport(d1,d2,d3,d4:in std_logic;clk,clr :in std_logic;q1,q2,q3,q4,alm:out std_logic);end lockb;architecture lock_arc of

7、 lockb isbeginprocess(clk)beginif clr='0' thenq1<='0'q2<='0'q3<='0'q4<='0'alm<='0'elsif clk'event and clk='1' thenq1<=d1;q2<=d2;q3<=d3;q4<=d4;alm<='1'end if;end process;end lock_arc;此程序为锁存器模块LOCKB该模块主要对

8、选手按下按键进行锁存，锁存的同时发出alm 信号实现声音提示。该程序生成的符号及仿真波形如下：luneft15.T »5 DS10.9 M20. CnsIS ,3*alffi rlk clr dl£朗 我 出8I 1 1 1 1 1I 1 E 0I 0I 0I 1 £ D1 0 t 0r-LTLrLrLnLrLnLTL_rL_rL_rL_rL_rL_rTAq'一TT注图4锁存模块仿真图当来一个上升沿的时候，alm发挥作用，并且di对应输出q1library ieee;use ieee.std_logic_1164.all;use ieee.std_logi

9、c_unsigned.all;entity decode3_8 isport(sel:in std_logic_vector(2 downto 0);L :out std_logic_vector(7 downto 0)；end decode3_8;architecture one of decode3_8 isbeginL <="11111110"when sel = 0 else11111101"when sel = 1 else11111011"when sel = 2 else11110111"when sei = 3 else1

10、1101111"when sei = 4 else11011111"when sel = 5 else“10111111"when sel = 6 else01111111"when sel = 7 else11111111H.end one;此程序为显示模块显示模块是由七段LED数码管译码和动态扫描显示两部分组成。采用的是共阴极七段数码管，根据十六进制数和七段显示段码表的对应关系，其中要求显示组别。生成符号及仿真波形如下：KI5一日工步717171-士随 尸一 一上后山鼻旧图后网M SRQQMMQQMQaQQ川 H 田图5显示模块的仿真波形5:libr

11、ary ieee;use ieee.std_logic_1164.all;entity deled isport(d:in std_logic_vector(3 downto 0);q:out std_logic_vector(6 downto 0);end deled;architecture one of deled isbeginprocess(d)begincase d iswhen"0000"=>q<="0111111"when"0001"=>q<="0000110"when&qu

12、ot;0010"=>q<="1011011"when"0011"=>q<="1001111"when"0100"=>q<="1100110”;when"0101"=>q<="1101101"when"0110"=>q<="1111101"when"0111"=>q<="0100111"when"1

13、000"=>q<="1111111"when"1001"=>q<="1101111"when others=>q<="0000000”;end case;end process;end one;此程序为deled模块该模块是七段译码器，对数据进行译码扫描:/HLu口 atL 0 0.54TQ1fl 1讥VB 04阳B 0他15 Dqb rnnrrnoMB QE 1gaiH Q然】B 0小I¥ 口顺的nh non i图7 deled模块nm砌.p 113GGlJ. L h

14、i_ r_译码模块完成了对数据在数码管上正确地显示，符合模块要求。6:library ieee;use ieee.std_logic_1164.all;entity ch41a isport(d1,d2,d3,d4:in std_logic;q :out std_logic_vector (3 downto 0);end ch41a;architecture ch41_arc of ch41a isbeginprocess(d1,d2,d3,d4)variable tmp:std_logic_vector ( 3 downto 0);begintmp kd1&d2&d3&

15、;d4;case tmp iswhen"0111"=>q<="0001"when"1011"=>q<="0010"when"1101"=>q<="0011"when"1110"=>q<="0100"when others=>q<="1111"end case;end process;end ch41_arc;此程序为转换模块ch41a该模块是将抢答结果转换为

16、二进制数该程序生成的符号及仿真波形如下：¥±lne at6 M忙1婷mg m裂0 4把15盟5眄，二01帕日 E 日 EoEISI E0TJ 一JTJ aID L Z -3倒图7转换模块ch41a仿真波形将输入的抢答结果转换为二进制数，符合模块要求7 :library ieee;use ieee.std_logic_1164.all;entity ch42a isport(sel:in std_logic_vector(2 downto 0);d1,d2,d3:in std_logic_vector (3 downto 0);q:out std_logic_vector(3

17、 downto 0);end ch42a;architecture ch42_arc of ch42a isbeginprocess(sel,d1,d2,d3)begincase sel iswhen"000"=>q<=d1;when"001"=>q<=d2;when"111"=>q<=d3;when others=>q<="1111"end case;end process;end ch42_arc;此程序为3选1模块ch42a该模块是将对应数码管片选信号，送出需要

18、的显示信号 该程序生成的符号及仿真波形如下：0回 回 国- - "与*-丝里色*亚色*信亨正里丝里0亘逆色丝星正步dl 童网 制ni 加 41 31 罂A? 1fl； 回Ll 也回 42以4J 4jtoi wu 4J2j*砧m MiJq Ml“必口UI1WLUL111图8 3选1模块ch42a的仿真波形当sel输入001时，输出为d2,符合要求。8 ：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count isport(clk,en:in std_logic;h,l :

19、out std_logic_vector (3 downto 0);sound :out std_logic);end count;architecture count_arc of count isbeginprocess(clk,en)variable hh,ll:std_logic_vector ( 3 downto 0);beginif clk'event and clk='1' thenif en='1' thenif ll=0 and hh=0 thensound<='1'elsif ll=0 thenll :=&quo

20、t;1001"hh :=hh-1;elsell :=ll-1;end if;elsesound<='0'hh := "1001"ll :="1001"end if;end if;h<=hh;l<=ll;end process;end count_arc;此程序为倒计时模块count该模块进行答题时间的倒计时，在满 100秒后扬声器发出超时报警信号进行提示。该程序生成的符号及仿真波形如下：enB 0Ej he imiimE 1rMl 3B D9B 0中JE 1_rla iB 1003iDOi!E 1_r1 LUB

21、 DZ21B 02 3E 1B 0. n rn m rn. .rn rn. rn .rn .rn .rn .rn .rn o -：.J图9倒计时模块count仿真波形当有clk上升沿来时，将从99秒开始倒计时，符合模块要求library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity div isport(clk:in std_logic;clkout:out std_logic);end div;architecture one of div issignal clk1kHz,clk1Hz:std

22、_logic;beginprocess(clk)variable count_1 : integer range 0 to 9999;beginif (clk'event and clk='1') thenif count_1 =9999 thenclk1kHz <= not clk1kHz ;count_1 := 0;elsecount_1 := count_1 + 1;end if;end if;end process;process(clk1kHz)variable count_2 : integer range 0 to 4;beginif (clk1kH

23、z'event and clk1kHz='1') thenif count_2=4 thenclk1Hz <= not clk1Hz ;count_2:=0;elsecount_2 := count_2 + 1;end if;end if;end process;clkout <=clk1Hz;end one;此程序为div模块该模块是将扫描速度减慢，以方便读数。该程序生成的符号及仿真波形如下：I jiBiaianiBtM mi kii i.mhiii hi im tai I=4ns'dk ckfiut rI： inst'VD图10 div模

24、块仿真当CLK输入脉冲信号，经分频OUTCL输出另一个脉冲以减缓扫描速度，符合要求。五、总体设计电路图1、总体电路原理图系统的工作原理为：在初始状态时，当主持人说开始抢答，并同时按下计时使能 信号EN时，A、B、C、D四组开始抢答。A、B、C、D四组中某一组谁最先按下抢 答器，则此组的指示灯将点亮，同时显示器也将显示出抢答成功的组别。接下来 主持人宣布开始回答，同时倒计时器开始倒计时，抢答者开始回答问题。若在规 定的时间内回答完毕，则倒计时器停止倒计时；若在规定的时间内没有回答完题 目，在满100秒后扬声器发出超时报警信号进行提示。 完成第一轮抢答后，主持 人按复位信号，重新开始抢答，重复上述步骤2、管脚分配图FAssignment NameEnabledL1-dkl.LQCatKIflPiN_2BIres2_>drLocatKNiP11N_131Yes3一QQ回LDCatKJflPINYes4LOCBtKXlPIH _B7Yes51QQ2JLocationPUN_B8-es6t>QQ3jLOCBtKXlPDN_