Planahead入门指导

1、Planahead14.1入门指南一PlanAhead软件简介PlanAhead拥有强大的设计环境和分析工具，提供了一个按钮式的RTL到比特流(RTL-to- bitstream)的设计流程，该流程拥有全新的、增强的用户界面和项目管理功能。此外，通过布局规划、运行多种不同实现策略，图形化浏览层层次结构，快速时序分析，以及基于模块的实现方式，让客户最大限度地利用有限的时间和设计资源实现最大的生产。   用Planahead替代ISE软件来做FPGA设计是个大体的趋势，先来个Planahead和ISE总体预览对比。图1.1 ISE软件界面图1.2PlanAhead软件

2、界面二PlanAhead软件GUI设计指导2.1 软件界面图2.1PlanAhead左边工具栏上面的Project Manager用于综合管理工程文档。Add Sources创建、管理源文件；IP Catalog创建、管理IPcore的工程设定。Elaborate显示RTL图，并可以实现资源和功率的估计等等（在Synthesize之前，提高速度）。（1） RTL Design与上面的Elaborate相同，都是打开RTL Design的功能。（2） Synthesize是运行Xilinx 的 XST Synthesis，综合工程。（3） Netlist Design用来配置已经综合过的工程，包

3、括显示综合过的RTL图，估计资源占用，配置约束，时序仿真等等。（4） Implement执行ISE Implementation。（5） Implemented Design观察时序和布局结果，并可以优化约束。（6） Program and Debug按钮，用来生成烧写文件，启动ChipScope，iMPACT。图2.2Synthesize 的下拉菜单进入到Synthesis Setting，得到图2.3。图 2.3 Synthesis Setting 界面这里面可以选择使用的约束集合（在add sources里添加约束集合）；在options里应用不同的综合选项综合。进入到Create Mu

4、ltiple Runs里，如图2.4。图 2.4 Create Multiple Runs界面这里面建立的多个synthesis可以同步运行，充分利用多核cpu的优势。而这些多个synthesis，可以是有不同的device，或者不同的Constraint sets。2.2 PlanAhead设计流程下面通过一个例子说明PlanAhead如何创建工程。图2.5 所示是PlanAhead的启动界面。图 2.5 PlanAhead界面（1）选择Create New Project，进入新建工程界面，如图2.6所示。图 2.6 New Project下面是选择工程名和位置，如图2.7。图 2.7 N

5、ew Project（2）选择Design Source，如图2.8。图2.9 Design Source5个选项对应着不同的设计层次。（1）Specify RTL Sources，是导入RTL级的设计源文件，包括Verilog、VHDL代码、库，还有Xilinx IPCORE等等。是最开始的设计文件。（2）Specify Synthesized（Edif or NGC）netlist，是导入已经综合过的网表文件，做分析、约束和布局布线。（3）Create an IO Planning Project，这个选项就是产生一个管脚约束文件，不做其他的事情。即是老版本的PA做的事情。（4）Impor

6、t ISE Place& Route Results，导入已经布局布线后的工程，作分析和优化布局。（5）Import ISE Project，直接导入ISE的工程。我们现在选择第一个，直接设计RTL文件。图2.10所示的是导入源文件的界面。图2.10 Add Sources直接导入PlanAhead的一个示例工程的源代码，位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcssources_1imports，里面hdl下面的文件作为文件导入进wo

7、rk lib，bftLib直接作为目录导入，修改library为bftLib。结果如图2.11所示。图2.11 Added Sources后面的添加IPcore直接略过，下面是添加约束文件。约束文件的位置是ISE_DSPlanAheadtestcasesPlanAhead_TutorialProjectsproject_bft_core_hdlproject_bft_core_hdl.srcsconstrs_1importsSourcesbft.ucf。如图12所示。图2.12 Add Constraints（3）然后是选择器件，我们选择Vertix-6 xc6vcx75tff784-1器件，

8、如图2.13。图2.13 Device至此，工程建立完毕，显示Project Summary，如图2.14。图2.14 Project SummaryPlanAhead的界面如图2.15。图2.15 PlanAhead（4）下面开始综合工程，在Synthesize右边的下拉菜单中，选择Synthesize setting，图16。选择options右边的按钮，进入Design Run Setting，图2.17。图2.16 Synthesize setting图2.17 Design Run Settings这里面可以配置修改XST的综合选项，还可以使用不同的综合策略来进行综合，我们这里面就不

9、更改设置了，用它默认的配置就可以。之后在Synthesize setting中点击RUN，执行综合。综合完成之后，在Synthesize Completed对话框中选择Open Netlist Design，打开Netlist Design界面。（5）菜单中选择I/O Planning，打开I/O配置页面，在下面的I/O Ports中，分配管脚。如图2.18所示。图2.18 I/O Planning打开菜单栏Windows ->Report，选择 XST Report，可以查看综合报告，如图19。图2.19 XST Report（6）点击左侧的Implement，执行布局布线操作。完成之

10、后打开Implemented Design，查看结果。在下面选择Timing Results，可以看到时序分析的结果。如图2.20。图2.20 Timing Results点击Windows -> Device，在Device View的窗口下点击Show/Hide I/O Nets按钮。可以查看器件间的逻辑连接情况。如图2.21所示。图2.21 I/O Nets在下面的Timing Results中点击一条路径，可以在Device框中查看到对应的路径，图2.22。右击path，选择Path Properties，可以查看这条路径经过的元件，图2.23图2.22 Timing Resul

11、ts图2.23 Path Properties在Timing Result对话框下，点击原理图按钮，可以看到这条路径的原理图，图2.24。图2.242.3 PlanAhead在iMPACT下载程序在ISE或EDK下生成.BIT文件，可通过IMPACT对FPGA进行配制，bit文件是配制到FPGA内部RAM的，掉电就没有了，如果需要固化到片外FLASH里面（下载到FLash或EEPROM），则需要将BIT文件转化为mcs文件，通过IMPACT固化到指定的ROM中。假设已经生成了BIT文件，下面我们来介绍如何进行配制和固化，软件使用的是IMPACT12.2。（1）BIT文件下载连接好下载器与FPG

12、A开发板JTAG接口，给开发板上电，打开IMPACT软件，双点击 Boundary Scan，右键选择Initialize Chain，看能否检测到开发板的器件。JTAG链路中的器件会全部显示出来，双击FPGA器件，添加BIT文件然后点击program就可以了如果需要固化，则需要将bit文件转换为mcs文件，下面以固化到spi flash为例，xcf rom固化类同。（2）转换BIT文件为MCS文件点击Create PROM File弹出下框，按下图流程操作最后点OK，弹出如下框，点击OK，选择要转换的BIT文件选中文件后，点击打开点击generate file，即生成了mcs文件。三，下载MCS文件切换到boundary scan，点击add SPI/BPI Flash将生成的MCS文件添加并下载即可，这样就固化到SPI FLASH里去了。三PlanAheadTCL设计指导3.1 创建TCL脚本文件 创建如下图所示的文件目录，在prj目录下创建create_prj_with_dsp.tcl脚本文件。脚本文件的内容如下：创建工程命令：create_project -force 顶层文件 ftbv2_spartan6_mux_dsp -partFPGA 具体型号