数字时钟设计 EDA

1、 -多功能数字计数器设计 姓名：刘法民班级：08081902学号：0808190229院系：自动化学院指导老师：李元浩 日期：2011年1月5日一 实验目的（1） 掌握常见集成电路的工作原理和使用方法。（2） 学会单元电路的设计方法。二 实验要求用中小规模集成电路设计一数字计时钟，可以完成从0分00秒到9分59秒计时功能，并在控制电路的作用下具有开机清零、快速校分、正点报时功能，另外有附加功能启停（停在7分39秒，停四秒）。1 设计一个脉冲发生电路，为计时器提供秒脉冲、为报时电 路提供驱动蜂鸣器的脉冲信号；2 设计计时电路，完成0分00秒9分59秒的计时功能；3 设计报时电路，使数字计时器从9

2、分53秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即9分53秒、9分55秒、9分57秒发低音（频率512Hz）,9分59秒发高音（频率2048Hz）；4 设计校分电路，在任何时候，拨动校分开关，可进行快速 校分；5 设计清零电路，具有开机自动清零功能，并在任何时候， 按动清零开关，可以实现计时器清零；6 设计启停电路，在设定时刻（7.39）停下，停4秒后接着计时。三 实验原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，其中控制电路可以分为校分电路、清零电路和报时电路。其具体的原理框图如图3.1所示。（附加电路启停也为控制电路）图3.1 电路原理框图下面对

3、计时器的工作原理按其组成进行说明。3.1 脉冲发生电路脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。用CC4060与74ls74产生秒信号。3.2计时电路计时电路钟的计数器，秒各位和分位采用二-十进制加法计数器CD4518实现，秒十位采用74ls161实现。从0分0秒到9分59秒，然后重新计数。3.3译码显示电路译码器可以采用CD4511通过300电阻来驱动共阴极显示器。3.4报时电路电路每小时进行一次报时，从9分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。即9分53秒、9分55秒、9分57秒为低音，9分59秒为高音。实际上，需要在某一时刻报

4、时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。3.5校分电路电路中存在一个开关，当开关打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行校分），而秒计数器保持。在任何时候，拨动校分开关，可以进行快速校分。即令计时器分为快速计数，而秒位保持。3.6清零电路在任何时刻，拨动清零开关，可以进行计数器的清零。3.7启停电路 在当电路计时计到事先设计好的时刻（7.39）时停止计数，在停四秒后接着从7.40开始计数。可以利用7.39这时的状态来控制秒各位计数器4518的C

5、P端，同时再利用一个与秒各位4518计数器同步的4518计数器来产生同步脉冲，具体原理见下面原理分析。四 实验电路设计与原理1 分步电路设计（图为在Multisim10.1上的仿真连接图）（1）分频器设计图4.1原理：4060加上晶振以及阻容产生各种频率的信号。其中晶振为32768Hz。经十四分频后产生2Hz的信号。（2）秒信号产生电路图4.2原理：T触发器的工作状态即是将输入的时钟频率降低一倍，即2分频。要将D触发器设计成2分频电路，即是将D触发器设计成T触发器，比较两个触发器的特性方程可得D=Q。Q为Q非。（3）秒个位计时电路图4.3原理：把4518设计成10进制计数器，因为4518是异步

6、清0，所以令Cr=Qd*Qb即可。EN端接秒信号，CP接0(4)秒个位显示电路图4.4 原理：秒个位4518的输出接到译码显示芯片4511，4511驱动共阴显示管。(5) 秒十位计时显示电路 图4.5原理：74ls161的时钟CLK端是上升沿有效，当秒个位跳到0时，秒十位要进一，因此74ls74的时钟端接秒个位计数器4518输出的Qa.Qb.Qc.Qd的或非。同时74ls161要设计成6进制，采用置数法。因为是同步置数，且置数端低电平有效，所以令 LD=Qc.Qa的与非即可。秒十位74ls161的输出接到译码显示芯片4511，4511驱动共阴显示管。（6）分位计时显示电路图4.6原理：同秒个位

7、一样，把4518设计成10进制计数器，因为4518是异步清0，所以令Cr=Qd*Qb即可。当秒十位从5跳到0时分位才加一。时钟输入端用EN，下降沿触发，所以令EN=74ls161的输出Qa.Qc相与即可。CP接0。（7）清0电路设计 图4.7原理：4518的清零端Cr是高电平有效，74ls161的清零端是低电平有效，在没有接清零电路时74ls161清零端接高电平，4518清零端接自己输出的Qb.Qd相与。如图电路，未按开关即图示位置时，41处的电位为高电平，经门电路后4518、74ls161的清零端分别接自己输出的Qb.Qd相与以及高电平，即与正常计数时一样。当按下开关后，41处的电位变为低电

8、平，经门电路后74ls161清零端接的是低电平，4518的清零端Cr接的是高电平，因此三个都清零。即实现了清零的功能。（8）报时电路设计 图4.8原理：报时即9分53秒、9分55秒、9分57秒发低音（频率512Hz）,9分59秒发高音（频率2048Hz）。报时都发生在9分五十秒段，因此报时电路要工作一定有3Qa、3Qd、2Qa、2Qc为高电平，因此在报时电路的前端要把3Qa、3Qd、2Qa、3Qc四个信号相与。秒个位为3、5、7的时候发低音，经卡诺图化简即1Qa*(1Qb+1Qc)为高时发低音，因此可以把1Qa*(1Qb+1Qc)和512Hz信号相与。秒个位为9的时候发低音，因此可以把1Qd*

9、1Qa和2048Hz信号相与。然后把这两个与门的输出相或再和3Qa、3Qd、2Qa、3Qc四个信号相与的输出相与。最后这个与门的输出送到蜂鸣器电路。蜂鸣器用三极管放大电路来驱动。 注：*指的是相与的运算符号，3 ，2 ，1分别指的是分位、秒十位、秒个位的信号输出。（9）较分电路设计 图4.9原理：用74LS74做成防抖动开关，在未按下开关时SD非端为高电平，又D端接0.，RD端接1，此时74LS74工作在送0状态，Q输出为0，Q输出为1。Q非和74ls161的输出Qa*Qc再相与非，Q和2Hz信号相与非，两个与非门的输出再相与非，结果送到分位计数器4518的时钟端EN。因此未按下开关时，送到分

10、位计数器4518的时钟端EN的信号为74ls161的输出Qa*Qc，即为正常工作状态。当按下开关时，SD非端为0，此时74LS74工作在置1状态，Q输出为1，Q输出为0，此时送到分位计数器4518的时钟端EN的信号为2Hz的脉冲，此时即实现了快速较分。（10）启停电路设计 图4.10原理：要使电路在某一刻停下，实际上只要秒计数器停止即可，秒计数器正常计数是CP=0，要使其停下，只要使CP=1，要让其接着计数再使其CP=0即可。因此设计计数器在7分39秒停下，所以CP一定要包3Qc.3Qb.3Qa.2Qb.2Qa.1Qd.1Qa相与得结果。另外为了使电路停止后能接着计数，需要一个与秒计数器同步的

11、计数器脉冲，这里再用一个4518（2）连接成一个秒个位计数器，其与另一个秒个位计数器的脉冲完全同步。要使其能在4秒后重新启动，除去启动时1秒的时钟脉冲，实际上只等待3秒，4518（2）秒个位从9变到2，这时再让CP=0，因此令CP=3Qc.3Qb.3Qa.2Qb.2Qa.1Qd.1Qa相与后再与4518（2）的输出Qb非相与即可。这样可以实现停四秒重新计数。但此后4518（2）与秒个位计数脉冲不再同步，为了解决这一问题，可以使4518（2）的清零端接秒个位计数器4518输出的Qa.Qb.Qc.Qd的或非。注（总图是笔画的，电子版无总图）五 实际电路组建思路先根据实验设计总图在电路板上规划好主要

12、元件的位置（三个显示器在最上面，然后下面对应的三个驱动电路4511），规划好元件的位置后，首先搭建计时电路，因为计时电路最复杂，确保计时电路的正确能大大降低总电路的校验难度（只需要检查其他简单电路的错误）。计时电路搭建好之后再搭建秒信号源并与计时电路连接，观察显示能否计时（0:00-9:59）。最后分别搭建清零、校分、报时电路。再基本电路全部连接好以后再连接附加电路。六 实验过程中遇到的问题与解决方法实验整个过程分为电路的设计、在计算机上的仿真、连接实际电路。在设计过程中，产生困难的地方主要有两个，一是开机清零的实现，二是启停电路同步脉冲的产生。在设计开机清零时，最初是想着利用开机时电源的那个

13、上升脉冲来产生清零信号，但是器件的清零信号都是由状态产生的，不能利用那个脉冲，然后就想利用一个什么器件把那个上升脉冲转化为状态，在提供的器件里面没有找到合适的或者如果要实现也会用比较多的器件。后来在设计的清零电路中，发现只要未开机状态就像是按下清零开关一样，理论是能实现开机清零的，后来在软件上模拟和实际连线的时候验证了这个结论。另一个问题就是启停电路同步脉冲的产生，最初设计把秒信号二分频、四分频、八分频然后把这些信号相组合去产生同步脉冲，但是从秒冲图上看总有可能不能停下或者停的时间不能确定，最后用卡诺图验证无论把这些信号怎样组合都不能产生启停所需的同步脉冲。后来思路变到再用一片4518计数器来

14、产生同步脉冲，这样就很顺利的解决了这个问题。在仿真的过程中，除了软件上一些芯片的引脚标号与实际不同之外，另一个就是7段共阴数码管一定要每个连线都要接一个300的电阻，否则不亮。在实际连线的过程中，因为事先在软件上仿真过，所以电路块功能上面没存在什么困难。只是芯片布局上面未事先设计好，导致后面跨线比较多，连线看上去比较凌乱。另一个问题就是在秒个位给秒十位的计数脉冲那里产生了竞争冒险，秒十位74ls74的时钟端接秒个位计数器4518输出的Qa.Qb.Qc.Qd的或非。本来只有在秒个位从9到0时秒十位才加1，但是在连线过程中秒个位由1跳到2时秒十位也加1，后来在检查电路的连接后没有发现问题，因为在设

15、计过程中看到过竞争冒险的介绍，然后就用两个非门把秒个位给秒十位的计数信号延时一下，问题就这样解决了。七 实验总结与思考总结：1、实验之前先设计好电路，把原理弄清楚，这样在实验过程中出现什么问题自己也能大概知道在什么地方。2、在具体连接线路之前最好先设计芯片的布局，这样能给后面的连线省去很多麻烦。我们组在实验前没有布好局，结果在连线上花费了很多时间。3、实验中遇到什么故障不要什么麻木的拆线，先自己看看原理，弄清楚出现这个故障可能在哪些地方，然后再去检查电路连接。4、实验过程一定要循序渐进，不能先把所有电路连好了再来测试。这样出现问题很难找到原因再哪。5、在搭建总电路的过程一定要明确悬空与接高电位

16、的区别。思考：这次实验是对知识与心理的双重检验，一是要求自己对实验原理要能很熟练的掌握，另外一方面自己也要胆大心细、不慌不忙。通过这次实验让我对小系统的设计有了初步的了解。在此感谢李元浩老师的辛勤指导。八 参考文献1数字逻辑电路与系统设计 蒋立平 2电子线路设计.实验.测试 谢自美 华中科技大学出版社九 附录电器元元器件清单1.集成电路： CD4060 1只 CD4511 3只 CD4518 1只 CD 4069 1只 74LS00 2只 74LS21 2只 74LS32 1只 74LS74 1只 74LS161 1只2.其他：LED数码管 3只 晶振32768 1只蜂鸣器 1只 开关 2只

17、三极管 1只电阻 10K·2只 22M·1只 300·21只 电容 20pF·1只 10pF·1只 22F·1只实验芯片引脚图与功能表1译码器（4511）其功能表有：输 入输 出LEDCBAgfedcba字符测灯0 XXXXXX11111118灭零10X00000000000消隐锁存111XXXX显示LE=01时数据译码1100000011111101100001000111011100010101001121100011100111131100100110111041100101110110151100110111110061100111000111171101000111111181101001110111192分频器( 4060)CD4060 是由一振荡器和 14 级二进制串行计数位组成。振荡器的结构可以是 RC 或晶振电路。CR 为高电平时，计数器清零且振荡器停止工作。所有的计数器均为主-从触发器，在 /CP1