数字电子技术基础课后答案全解__主编_杨春玲_王淑娟

1、第3章 逻辑代数及逻辑门【3-1】 填空 1、与模拟信号相比，数字信号的特点是它的 离散 性。一个数字信号只有两种取值分别表示为0 和1 。 2、布尔代数中有三种最基本运算： 与 、 或 和 非 ，在此基础上又派生出五种基本运算，分别为与非、或非、异或、同或和与或非。 3、与运算的法则可概述为：有“0”出 0 ，全“1”出 1；类似地或运算的法则为 有”1”出”1”，全”0”出”0” 。 4、摩根定理表示为：= ；=。 5、函数表达式Y=，则其对偶式为=。 6、根据反演规则，若Y=，则 。 7、指出下列各式中哪些是四变量A B C D的最小项和最大项。在最小项后的（ ）里填入mi，在最大项后的

2、（ ）里填入Mi，其它填×（i为最小项或最大项的序号）。 (1) A+B+D (× ); (2) (m7 ); (3) ABC ( × ) (4)AB(C+D) (×); (5) (M9 ) ; (6) A+B+CD (× ); 8、函数式F=AB+BC+CD写成最小项之和的形式结果应为(3,6,7,11,12,13,14,15),写成最大项之积的形式结果应为 0,1,2,4,5,8,9,10 ) 9、对逻辑运算判断下述说法是否正确，正确者在其后（ ）内打对号，反之打×。 （1） 若X+Y=X+Z，则Y=Z；( × ) （2

3、） 若XY=XZ，则Y=Z；( × ) （3） 若XY=XZ，则Y=Z；( )【3-2】用代数法化简下列各式(1) F1 = (2) F2 =(3) (4) 【3-3】 用卡诺图化简下列各式(1) (2) (3) (4) 或 (5) (6) (7) (8) (9) (10)F10=【3-4】 用卡诺图化简下列各式(1) P1(A,B,C)= (2) P2(A,B,C,D)=(3)P3(A,B,C,D)=(4) P4 (A,B,C,D)=【3-5】用卡诺图化简下列带有约束条件的逻辑函数（1）(2) P2(A,B,C,D)=(3) P3 = AB+AC=0(4) P4 = （A B C

4、D为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为1）【3-6】 已知: Y1 = Y2 = 用卡诺图分别求出， ， 。解：先画出Y1和Y2的卡诺图，根据与、或和异或运算规则直接画出，的卡诺图，再化简得到它们的逻辑表达式： = = =第4章 集成门电路【4-1】 填空1在数字电路中，稳态时三极管一般工作在 开关（放大，开关）状态。在图4.1中，若UI<0，则晶体管 截止（截止，饱和），此时UO= 3.7V（5V，3.7V，2.3V）；欲使晶体管处于饱和状态，UI需满足的条件为 b （a.UI>0；b.；c. ）。在电路中其他参数不变的条件下，仅Rb减小时，晶体管的饱和程

5、度 加深 （减轻，加深，不变）；仅Rc减小时，饱和程度 减轻 （减轻，加深，不变）。图中C的作用是 加速 （去耦，加速，隔直）。 图4.1 图4.22由TTL门组成的电路如图4.2所示，已知它们的输入短路电流为IS1.6mA，高电平输入漏电流IR40A。试问：当A=B=1时，G1的灌（拉，灌）电流为 3.2mA ；A=0时，G1的 拉 （拉，灌）电流为。3图4.3中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平UOH=3V ；输出低电平UOL= 0.3V ；输入短路电流IS= 1.4mA ；高电平输入漏电流IR= 0.02mA ；阈值电平UT= 1.5V ；开门电平UON= 1.

6、5V ；关门电平UOFF= 1.5V ；低电平噪声容限UNL= 1.2V ；高电平噪声容限UNH= 1.5V ；最大灌电流IOLMax= 15mA ；扇出系数No= 10 。图4.34TTL门电路输入端悬空时，应视为高电平（高电平，低电平，不定）；此时如用万用表测量输入端的电压，读数约为1.4V （3.5V，0V，1.4V）。5集电极开路门（OC门）在使用时须在输出与电源（输出与地，输出与输入，输出与电源）之间接一电阻。6CMOS门电路的特点：静态功耗极低（很大，极低）；而动态功耗随着工作频率的提高而增加（增加，减小，不变）；输入电阻很大（很大，很小）；噪声容限高（高，低，等）于TTL门【4-

7、2】电路如图4.4(a)(f)所示，试写出其逻辑函数的表达式。图4.4解：(a) (b) (c) (d) (e) (f) 【4-3】图4.5中各电路中凡是能实现非功能的要打对号，否则打×。图(a)为TTL门电路，图(b)为CMOS门电路。解：(a) (b) 图4.5【4-4】要实现图4.6中各TTL门电路输出端所示的逻辑关系各门电路的接法是否正确？如不正确，请予更正。解：图4.6【4-5】TTL三态门电路如图4.7(a)所示，在图(b)所示输入波形的情况下，画出F端的波形。 (a) (b)图4.7 解： 当时，； 当时，。于是，逻辑表达式 F的波形见解图所示。【4-6】图4.8所示电

8、路中G1为TTL三态门，G2为TTL与非门，万用表的内阻20k/V，量程5V。当C=1或C=0以及S通或断等不同情况下，UO1和UO2的电位各是多少？请填入表中，如果G2的悬空的输入端改接至0.3V，上述结果将有何变化？图4.8解：C S通 S断11UO1 =1.4VUO2 =0.3VUO1 =0VUO2 =0.3V00UO1 =3.6VUO2 =0.3VUO1 =3.6VUO2 =0.3V 若G2的悬空的输入端接至0.3V，结果如下表 C S通 S断11UO1 =0.3VUO2 =3.6VUO1 =0VUO2 =3.6V00UO1 =3.6VUO2 =3.6VUO1 =3.6VUO2 =3.

9、6V【4-7】已知TTL逻辑门UoH=3V，UoL=0.3V，阈值电平UT=1.4V，试求图4.9电路中各电压表的读数。解：电压表读数V1=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V。 图4.9【4-8】如图4.10(a)所示CMOS电路，已知各输入波形A、B、C如图(b)所示，R=10kW，请画出F端的波形。(a) (b)图4.10解： 当C=0时，输出端逻辑表达式为F=；当C=1时，F =，即，F = +C。答案见下图。 【4-9】由CMOS传输门和反相器构成的电路如图4.11(a)所示，试画出在图(b)波形作用下的输出UO的波形（UI1=10V UI2=5V）(

10、a) (b) 图4.11解： 输出波形见解图。第5章 组合数字电路【5-1】分析图5.1所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。图5.1解： 【5-2】逻辑电路如图5.2所示： 1写出S、C、P、L的函数表达式； 2当取S和C作为电路的输出时，此电路的逻辑功能是什么？图5.2【5-2】解：1. L=YZ2. 当取S和C作为电路的输出时，此电路为全加器。【5-3】图5.3是由3线/8线译码器74LS138和与非门构成的电路，试写出P1和P2的表达式，列出真值表，说明其逻辑功能。 图5.3 解： 或【5-4】图5.4是由八选一数据选择器构成的电路，试写出当G1G0为各

11、种不同的取值时的输出Y的表达式。 图5.4解：结果如表A5.4所示。表A5.4G1 G0Y0 0A0 11 0AB1 1【5-5】用与非门实现下列逻辑关系，要求电路最简。 解： 卡诺图化简如图A5.5所示。图A5.5 将上述函数表达式转换为与非式，可用与非门实现，图略。【5-6】某水仓装有大小两台水泵排水，如图5.6所示。试设计一个水泵启动、停止逻辑控制电路。具体要求是当水位在H以上时，大小水泵同时开动；水位在H、M之间时，只开大泵；水位在M、L之间时，只开小泵；水位在L以下时，停止排水。（列出真值表，写出与或非型表达式，用与或非门实现，注意约束项的使用） 图5.6解：1. 真值表如表A5.6

12、所示；表A5.6H M LF2 F10 0 00 00 0 10 10 1 0× ×0 1 11 01 0 0× ×1 0 1× ×1 1 0× ×1 1 11 12. 卡诺图化简如图A5.6所示；图A5.63. 表达式为或按虚线框化简可得。图略。【5-7】仿照全加器设计一个全减器，被减数A，减数B，低位借位信号J0，差D，向高位的借位J，要求：1 列出真值表，写出D、J的表达式； 2 用二输入与非门实现；3 用最小项译码器74LS138实现； 4 用双四选一数据选择器实现。解：1. 设被减数为A，减数为B，低位借

13、位为J0，差为D，借位为J。列真值表如表A5.7所示。表A5.7A B J0D J0 0 00 00 0 11 10 1 01 10 1 10 11 0 01 01 0 10 01 1 00 01 1 11 1化简可得2. 用二输入与非门实现的逻辑图见图A5.7(a)。3. 用74LS138实现的逻辑图见图A5.7(b)。4. 用双四选一数据选择器实现的逻辑图见图A5.7(c)。(a) (b) (c) 图A5.7【5-8】设计一组合数字电路，输入为四位二进制码B3B2B1B0，当B3B2B1B0是BCD8421码时输出Y=1；否则Y=0。列出真值表，写出与或非型表达式，用集电极开路门实现。解：

14、1. 根据题意直接填写函数卡诺图，如图A5.8(a)所示。化简为0的最小项，可得输出Y的与或非式 2. 用集电极开路门实现的逻辑图见图A5.8(b)。 (a) (b) 图A5.8【5-9】试用最小项译码器74LS138和和一片74LS00实现逻辑函数解：本题有多种答案，答案之一如图A5.10所示，其余答案请同学自行设计。图A5.10【5-10】试用集成四位全加器74LS283和二输入与非门实现BCD8421码到BCD5421码的转换。解：将BCD8421码转换为BCD5421码时，则前五个数码不需改变，后五个数码需要加3，如表A5.11所示。表A5.11被加数(BCD8421)加数和(BCD5

15、421)A3A2A1A0B3B2B1B0S3S2S1S0000000000000000100000001001000000010001100000011010000000100010100111000011000111001011100111010100000111011100100111100由表可得74LS283的加数低两位的卡诺图，见图A5.11(a)所示。设BCD8421码输入为DCBA，则化简可得用74LS283和二输入与非门实现的逻辑图见图A5.11(b)。(a) (b) 图A5.11【5-11】设计一个多功能组合数字电路，实现表5.1所示逻辑功能。表中C1，C0为功能选择输入信号

16、；A、B为输入变量；F为输出。 1、列出真值表，写出F的表达式； 2、用八选一数据选择器和门电路实现。表5.1C1C0F00A+B01AB1011解：1. 输出F的表达式为2. 用八选一数据选择器和门电路实现逻辑图如图A5.12所示。图中D0=D3=D4=D7=B；D1=1；D2=0；D5=D6=图A5.12【5-12】电路如图5.12(a)所示。1. 写出L，Q，G的表达式，列出真值表，说明它完成什么逻辑功能。 2. 用图5.12 (a)、(b)所示电路构成五位数码比较器。(a) (b)图5.12解：1. 输出函数表达式为 该电路为一位数码比较器。2. 将一位数码比较器的输出L、Q、G接到7

17、4LS85的串行输入端即可。【5-14】解：设合格为“1”，通过为“1”；反之为“0”。根据题意，列真值表见表A5.14。表A5.14A B CF0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11化简可得【5-13】某汽车驾驶员培训班进行结业考试，有三名评判员，其中A为主评判员，B和C为副评判员。在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。用与非门组成的逻辑电路实现此评判规定。解：设合格为“1”，通过为“1”；反之为“0”。根据题意，列真值表见表A5.14。表A5.14A B CF0 0 000 0 100 1 000 1

18、101 0 001 0 111 1 011 1 11化简可得【5-14】分析图P5.16所示电路中，当A、B、C、D只有一个改变状态时，是否存在竞争冒险现象？如果存在，都发生在其他变量为何种取值的情况下？ 图5.14 解： 由图可知表达式为 当B=0且C=D=1时：Y= 当A=D=1且C=0时：Y=B+ 当B=1,D=0或A=0,B=D=1时：Y=C+当A=0,C=1或A=C=1,B=0时：Y=D+第6章 触发器【6-1】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形如图6.1所示，试画出触发器Q端和端的波形。 图 6.1 解：基本RS触发器Q端和端的波形可按真值表

19、确定，要注意的是，当和同时为“0”时，Q端和端都等于“1”。和同时撤消，即同时变为“1”时，Q端和端的状态不定。见图6.1（b）所示，图中Q端和端的最右侧的虚线表示状态不定。 图6.1（b） 题6-1答案的波形图【6-2】触发器电路如图6.2(a)所示，在图(b)中画出电路的输出端波形，设触发器初态为“0”。 (a) (b)图6.2解： 此题是由或非门构成的RS触发器，工作原理与由与非门构成的基本RS触发器一样，只不过此电路对输入触发信号是高电平有效。参照题6-1的求解方法，即可画出输出端的波形，见图6.2(c)。图6.2(c)【6-3】试画出图6.3所示的电路，在给定输入时钟作用下的输出波形

20、，设触发器的初态为“0”。 图 6.3解： 见图6.3(b)所示，此电路可获得双相时钟。图6.3(b)【6-4】分析图6.4所示电路，列出真值表，写出特性方程，说明其逻辑功能。 图6.4 解：1真值表(CP=0时，保持；CP=1时，如下表） 2特性方程Qn+1=Dn3该电路为锁存器（时钟型D触发器）。CP=0时，不接收D的数据；CP=1时，把数据锁存，但该电路有空翻。【6-5】试画出在图6.5所示输入波形的作用下，上升和下降边沿JK触发器的输出波形。设触发器的初态为“0”。 图 6.5解：见图6.5(b)所示。 图6.5(b) 【6-6】试画出图P6.6(a)所示电路，在图6.6(b)给定输入

21、下的Q端波形，设触发器初态为“0”。 (a) (b)图6.6解：见图6.6(b)所示。图6.6(b)【6-7】根据特性方程，外加与非门将D触发器转换为JK触发器，应如何实现？若反过来将JK触发器转换为D触发器，应如何实现？解：J-K触发器特性方程 D触发器特性方程 D触发器转换为J-K触发器 如图6.7（a）所示。J-K触发器转换为D触发器 ， 如图6.7（b）所示。（a） （b）图6.7【6-8】电路如图6.8(a)所示，触发器为维持阻塞型D触发器，各触发器初态均为“0”。1在图(b)中画出CP作用下的Q0 Q1和Z的波形；2分析Z与CP的关系。 (a) (b)图6.8解：1、CP作用下的输

22、出Q0 Q1和Z的波形如下图； 2、Z对CP三分频。【6-9】电路如图6.9(a)所示，试在图(b)中画出给定输入波形作用下的输出波形，各触发器的初态均为“0”；根据输出波形，说明该电路具有什么功能？ (a) (b)图6.9解：输出波形图见图6.9(c)图6.9(c)【6-10】电路如图6.10所示，试在图(b)中画出给定输入波形作用下输出端Q0和Q1的波形，设各触发器的初态均为“0”。 (a) (b)图6.10解：输出波形图见图6.10(c)图6.10(c)【6-11】电路如图6.11所示，试在图(b)中画出给定输入波形作用下输出端Q0 和Q1波形，各触发器的初态均为“0”。 (a) (b)

23、图6.11解：见图6.11(b)所示。该电路A输入每出现一次下降沿，Q1端就输出一个宽度等于时钟周期的脉冲。图6.11(b)第7章 时序逻辑电路【7-1】已知时序逻辑电路如图7.1所示，假设触发器的初始状态均为0。(1 )写出电路的状态方程和输出方程。(2) 分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。(3) 画出X=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形。图7.1解：1电路的状态方程和输出方程 2分别列出X=0和X=1两种情况下的状态转换表，见题表7.1所示。逻辑功能为当X=0时，为2位二进制减法计数器；当X=1时，为3进制减法计数器。3X=1时，在CP脉冲作用下

24、的Q1、Q2和输出Z的波形如图7.1(b)所示。题表7.1 X=0 X=1 Q2 Q1 Q2 Q1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 0 0 0 0 图7.1(b) 【7-2】电路如图7.2所示，假设初始状态QaQbQc=000。(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。(2) 试分析该电路构成的是几进制的计数器。图7.2解： 1写出驱动方程 2写出状态方程 3列出状态转换表见题表7.2，状态转换图如图7.2(b)所示。4由FFa、FFb和FFc构成的是六进制的计数器。【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q或）填入下表触发方式计数器

25、类型加法计数器减法计数器上升沿触发由（ ）端引出进位由（ ）端引出借位 下降沿触发由（ ）端引出进位由（ ）端引出借位解： 题表7-3【7-4】电路如图7.4(a)所示，假设初始状态Q2Q1Q0=000。 1. 试分析由FF1和FF0构成的是几进制计数器； 2. 说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和CP作用下的波形图。 (a) (b)图7.4解：1、由FF1和FF0构成的是三进制加法计数器（过程从略） 2、整个电路为六进制计数器。状态转换表（略），完整的状态转换图 和CP作用下的波形图如下图。【7-5】某移位寄存器型计数器的状态转换表如表7.5所示。请在图7.5中

26、完成该计数器的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。（Q3为高位） 表7.6 图7.5解：(1) 根据状态转换表画次态卡诺图，求出状态方程。； ； ； (2) 由状态方程写驱动方程。； ； ； (3) 验证自启动，画完整状态转换图。电路可自启动。(4) 电路图如下图。【7-6】在图7.6(a)所示电路中，由D触发器构成的六位移位寄存器输出Q6 Q5 Q4 Q3 Q2 Q1的初态为010100，触发器FF的初态为0，串行输入端DSR=0。请在图7.6 (b)中画出A、Q及B的波形。 (a) (b)图7.6解：波形图如图7.6(b)所示。图7.6(b)【7-7】分

27、析图7.7所示电路，说明它们是多少进制计数器？ (a) (b)图7.7解：图(a)，状态转换顺序QDQCQBQA=0®1®2®3®4®5®6®0，是7进制计数器；图(b)，QDQCQBQA=6®7®8®9®10®11®12®13®14®15®6，是10进制计数器；【7-8】分析图7.8所示电路的工作过程1. 画出对应CP的输出QaQdQcQb的波形和状态转换图（采用二进制码的形式、Qa为高位）。2. 按QaQdQcQb顺序电路

28、给出的是什么编码？3. 按QdQcQbQa顺序电路给出的编码又是什么样的？ 图7.8解：1 状态转换图为2按QaQdQcQb顺序电路给出的是5421码。3. 按QdQcQbQa顺序电路给出的编码如下00000010010001101000000100110101011110010000【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。 解：答案略。【7-9】图7.9为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它们是多少进制的计数器。 (a) (b) (c)图7.9 解：图(a)，状态转换顺序QDQCQB=0®1

29、74;2®0，是3进制计数器；图(b)，状态转换顺序QDQCQB=0®1®2®3®0，是4进制计数器；图(c)，是37进制计数器。【7-11】图7.12所示为一个可变进制计数器。其中74LS138为3线/8线译码器，当S1=1且时，进行译码操作，即当A2A1A0从000到111变化时，依次被选中而输出低电平。74LS153为四选一数据选择器。试问当MN为各种不同取值时，可组成几种不同进制的计数器？简述理由。图7.11解：4个JK触发器构成二进制加法计数器，当计数到 Q4Q3Q2Q1=10000时，74LS138满足使能条件，对Q3Q2Q1的状态

30、进行译码，译码器的输出Y经过4选1数据选择器74LS153，在MN的控制下，被选中的Y信号，以低电平的形式对计数器清零。不同的MN即可改变图7.11所示电路的计数进制，具体见下表。M N进制0 0八0 1九1 0十四1 1十五第8章 存储器【8-1】 填空1按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用 来存储数据；而半导体存储器利用 来存储数据。两者相比，前者一般容量较 ；而后者具有速度 的特点。2半导体存储器按功能分有 和 两种。3ROM主要由 和 两部分组成。按照工作方式的不同进行分类，ROM可分为 、 和 三种。4某EPROM有8条数据线，13条地址线，则存储容量

31、为 。5DRAM 速度 SRAM，集成度 SRAM。6DRAM是 RAM，工作时（需要，不需要） 刷新电路；SRAM是 RAM，工作时（需要，不需要） 刷新电路。7. FIFO的中文含义是 。解：1正负剩磁，器件的开关状态，大，快。 2ROM，RAM。 3地址译码器，存储矩阵，固定内容的ROM 、 PROM，EPROM三种。 4213×8。 5低于，高于。 6动态，需要；静态，不需要。7先进先出数据存储器。【8-2】图8.2是16×4位ROM，A3A2A1A0为地址输入，D3D2D1D0为数据输出，试分别写出D3、D2、D1和D0的逻辑表达式。 图8.2解： 【8-3】用1

32、6×4位ROM做成两个两位二进制数相乘（A1A0×B1B0）的运算器，列出真值表，画出存储矩阵的阵列图。解：图8.3 【8-4】由一个三位二进制加法计数器和一个ROM构成的电路如图8.4(a)所示 1写出输出F1、F2和F3的表达式； 2画出CP作用下F1、F2和F3的波形（计数器的初态为”0“） (a) (b) 图8.4解：1 2图8.4（b） 【8-5】用ROM实现全加器。解： 图8.5第9章 可编程逻辑器件及Verilog语言【9-1】简述CPLD与FPGA的结构特点？解：CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑

33、模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。CPLD属于粗粒结构，FPGA属于细粒结构。CPLD是基于乘积项的可编程结构，而在FPGA中，其基本逻辑单元LE是由可编程的查找表（LUT，Look-Up Table）构成的， LUT本质上就是一个RAM。【9-2】简述手工设计与PLD设计的流程？解： 答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。第三步，进行正确的连线。 PLD的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在计算机上利用PLD软件通过原理图输入方式或硬件描述语言（HDL）输入方式输入逻辑设计描述，经计算机仿真验证后，下载到

34、PLD器件中，最后再通过外部实际输入输出对设计进行验证。【9-3】用PLD器件实现的电路仿真结果如图9.4所示，请指出电路的功能。 (a) (b)(c)图9.4 解：图P9.4 (a)为二选一数据选择器，图P9.4 (b) 边沿型D触发器，图P9.4 (c)为电平触发D触发器。【9-4】Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。module count(out,data,load,reset,clk);output7:0 out;input7:0 data;input load,clk,reset;reg7:0 out;always (posedge

35、 clk)beginif (!reset) out = 8'h00;else if (load) out = data;else out = out - 1;endendmodule解：Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。module count(out,data,load,reset,clk);output7:0 out;input7:0 data;input load,clk,reset;reg7:0 out;always (posedge clk)beginif (!reset) out = 8'h00;else if (

36、load) out = data;else out = out - 1;endendmodule【9-5】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。module yima(A,EN,Y);output 7:0 Y;input 2:0 A;input EN;reg7:0 Y;wire 3:0 temp=A,EN;alwayscase (temp)4'b0001 : Y=8'b00000001; 4'b1001 : Y=8'b00000010; 4'b0101 : Y=8'b00000100; 4'

37、;b1101 : Y=8'b00001000; 4'b0011 : Y=8'b00010000; 4'b1011 : Y=8'b00100000; 4'b0111 : Y=8'b01000000; 4'b1111 : Y=8'b10000000; default : Y=8'b11111111;endcaseendmodule 解：3输入8输出译码器。仿真波形图见P9.5(a)，仿真电路图见P9.5(b)。 (a)仿真波形图(b) 仿真电路图图9.5 【9-6】Verilog语言程序清单如下，写出电路的逻辑功能表，

38、并通过QuartusII进行仿真。module bianma(Y,A);output 2:0 A;input 7:0 Y;reg 2:0 A;wire 7:0 temp=Y;always case (temp)8'b00000001: A=3'b000;8'b00000010: A=3'b100;8'b00000100: A=3'b010;8'b00001000: A=3'b110;8'b00010000: A=3'b001;8'b00100000: A=3'b101;8'b01000000

39、: A=3'b011;8'b10000000: A=3'b111;default A=3'b000;endcase endmodule 解：8输入3输出编码器。仿真波形图见P9.6(a)，仿真电路图见P9.6(b)。（a）仿真波形图(b) 仿真电路图图 P9.6【9-7】用Verilog写出60进制计数器的程序，并进行仿真第10章 脉冲产生及变换电路 【10-1】试计算图10.1中单稳态触发器74LS122的暂稳态时间，Rext=10kW、Cext=100nF。 图10.1解：根据图中所给参数，暂稳态时间tw tw=0.7RextCext=0.7´10

40、´103´100´10-9=0.7ms【10-2】图10.2（a）是由555定时器构成的单稳态触发电路。 1.简要说明其工作原理； 2.计算暂稳态维持时间tw 3.画出在图10.2（b）所示输入ui作用下的uC和uO的波形。4.若ui的低电平维持时间为15ms，要求暂稳态维持时间tw不变，应采取什么措施？ (a) （b）图10.2解：1、工作原理（略）； 2、暂稳态维持时间tw=1.1RC=10ms； 3、uc和uo的波形如下图：4若ui的低电平维持时间为15ms，要求暂稳态维持时间tw不变，可加入微分电路【10-3】图10.3（a）为由555定时器和D触发器构成

41、的电路，请问：1555定时器构成的是那种脉冲电路？2在图10.3（b）中画出uc、u01、u02的波形；3计算u01和u02的频率。 （a） （b）图10.3解： 1、555定时器构成多谐振荡器 2、uc, uo1, uo2的波形 3、uo1的频率f1= uo2的频率f2=158Hz【10-4】由555定时器构成的电路如图10.4 (a)所示，其中、。回答下列问题：1. 说明由555定时器构成的电路名称。2. 如果输入信号ui如图10.4 (b)所示，画出电路输出uo的波形。 (a) (b) 图10.4 解：1. 该电路为555定时器构成的施密特触发器。.(3分)2. 由电路图可知，电路的阈值

42、电压为在给定输入ui信号条件下，电路输出uo的波形如图10.4(b)所示。.(3分)图10.4(b)【10-5】由555定时器构成的施密特触发器如图10.5（a）所示。1在图（b）中画出该电路的电压传输特性曲线；2如果输入ui为图（c）的波形；所示信号，对应画出输出uO的波形；3为使电路能识别出ui中的第二个尖峰，应采取什么措施？4在555定时器的哪个管脚能得到与3脚一样的信号，如何接法？（a） （b） （c）图10.5 图10.5(b)解：1见图10.5(b)所示。2. 见图10.5(c)所示。3. 为使电路能识别出uI中的第二个尖峰，应使5脚接3V左右控制电压，降低阈值。 4. 7脚，在

43、7脚与电源间接上拉电阻。【10-6】 由555定时器构成的电子门铃电路如图10.6所示，按下开关S使门铃Y鸣响，且抬手后持续一段时间。1. 计算门铃鸣响频率；2. 在电源电压VCC不变的条件下，要使门铃的鸣响时间延长，可改变电路中哪个元件的参数？3. 电路中电容C2和C3具有什么作用？图10.6解：1. 已知555定时器构成多谐振荡器，门铃振荡频率为2. R3和C4构成放电回路，使两个参数增大，可延长放电时间常数。3. 电容C2具有滤波作用，抑制电源中的高频干扰；电容C3具有“通交流、阻断直流”作用。【10-7】 图10.7为由两个555定时器接成的延时报警器，当开关S断开后，经过一定的延迟时间td后扬声器开始发出声