VHDL八位数码管频率计课程设计

1、、课程设计要求设计一个8位数码管显示的频率计（频率分辨率为IHZ） o二、总体结构框图待 测 频 率图1总体结构框图三、课程设计原理在电子技术中，频率是最基本的参数之一，并且与许多点参量的测量方案、测量 结果都有十分密切的关系，因此，频率的测量就显得尤为重要。测量频率的方法有很 多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测 量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定的闸门时间内测量 被测信号的脉冲个数；二是间接测频法即周期法，如周期测频法。直接测频 法适用于 高频信号的频率测量，通常采用计数器、数据锁存器及

2、控制电路实现，并通过改变计 数阀门的时间长短以达到不同的测量精度；间接测频法适用于低频信号的频率测量。本次课程设计中使用的是直接测频法，即用计数器在计算机IS内输入信号周期的个数，其测频范围为OHZ-HZO四、器件的选择1、装有QUartUSlI软件的计算机一台。2、芯片：本实验板中为EP芯片。3、EDA实验箱一个。4、下载接口是数字芯片的下载接口 （ JTAG主要用于FPGA芯片的数据下载5、时钟源。五、功能模块和信号仿真图以及源程序(1) 系统时钟分频及控制的功能模块图及其源程序图2功能模块图作用：将试验箱上的50Z的晶振分频，输出CLOCKS数码管提供IkHZ的动态扫描频 率。CNT_E

3、F输出为的信号，对频率计中的32位十进制计数器CNTlo的ENA使能端进 行同步控制，当TSTEF高电平时允许计数，低电平时停止计数，并保持 其所计的脉冲 数。在停止计数期间，首先需要一个锁存信号LOAD勺上跳沿将计数器在前一秒的计数值锁存进锁存器REG32中，并由外部的十进制7段数码管显示计 数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而 不断闪 烁。锁存信号后，必须有一个清零信号RST-CN对计数器进行清零，为下一秒的计数 操作做准备。该模块的信号仿真图如下：图3仿真波形图源程序如下: -分频Iibrary ieee;输入系统时钟输出IhZ时钟信号输出显示扫描时钟信号US

4、e fdivwangzheng isPOrt (CIk0:inStd_IOgiC; -CIkI:OUt Std_IOgiC; 一end fdivwangzheng; architecture a Of fdivwangzheng isbegin pl !process (ClkO) VariabIe Cnt:integer range 0 to ; - 分频系数为 variable ff:Std_logic;beginif clk, eve nt and clkO=，1, t hen if Cnt t hen ent:二 Cn t+1; else ent :=0; ff:二IIOt ff; -

5、 反向 end if;end if;clklUff;end PrOCeSS PI;p2:PrOCeSS(CIkO)VariabIe Cnr: integer range 0 to 999; -分频系数为 499VariabIe dd:Std_logic;beginif clk, event and ClkO二1 thenif cnn999 then cnn:=cnn+l;elsecnn:=0;dd:二not dd; - 反向end if;end if;clk2=dd;end PrOCeSS p2;end a;-测频控制器LlBRARY IEEE;USE TESTCTLWanZheng ISPO

6、RT (CLKK : IN STD.LOGIC; IHZCNT_EN, RST_CNT, LOAD : OUT STD.LOGIC);END TESTCTLWanZheng:ARCHITECTURE behav OF TESTCTLWanZheng ISSlGNAL DIV2CLK : STD_LOGIC;BEGlNPROCESS( CLKK )BEGlNIF CLKK, EVENT AND CLKK 二1 THEN DIV2CLK二 NOT DIV2CLK;END IF;END PROCESS;PROCESS (CLKK, DIV2CLK)BEGlNIF CLKK二0, AND Div2CL

7、K=，0 THEN RST_CNT二1;ELSE RST_CNT二0 ; END IF;END PROCESS;LOAD 二 NOT DIV2CLK ; CNT_EN 二 DIV2CLK;END behav;(2) 十进制计数器的功能模块图及其源程序图4功能模块图作用：当使能端为高电平，清零端为低电平时，实现十进制计数功能。第一个CNTIO计数输出CQ=9时，下一秒时钟上升沿到来时，将产生一个CARRY_0U信号作为下一个CNTIO的时钟信号，同时CQ清零，依次递推到8个CNTIOO 当清零端为低电平，使能端为低电平时停止计数。当清零端为高电平时，计数器 清零。该模块的信号仿真图如下：图5仿真

8、波形图 源程序如下：LlBRARY IEEE;USE CNTIO IS PORT(CLK: IN STD.LOGIC;CLR: IN STD.LOGIC;ENA: IN STD.LOGIC;CQ : OUT INTEGER RANGE O TO 9; CARRY_OUT: OUT STD.LOGIC); END CNTlO;ARCHITECTURE behav OF CNTlO IS SlGNAL CQI: INTEGER RANGE O TO 9;BEGlN PROCESS (CLR,CLK,ENA) BEGlNIF(CLR= 1,) THEN CQK=O;ELSlF (CLK, EVENT

9、 AND CLK二1) THEN IF(ENA= 1,) THENIF(CQl=9) THEN CQK=O;CARRY_0UT二1;ELSE CQK=CQl+1; CARRYj)UT二O;END IF;END IF;END IF; END PROCESS: CQ=CQI:END behav;(3) 32位锁存器的功能模块图及其源程序图6功能模块图实现方式：LoAD言号上升沿到来时将对输入到内部的CNTlo计数信号进行锁存。作用：锁存信号，并将结果输出给SELTlMEo该模块的信号仿真图如下：图7仿真波形图源程序如下：LlBRARY IEEE;USEENTITY REG32B ISPORT(LO

10、AD: IN STD.LOGIC;DIN: IN STD_LOGlC_VECTOR(31 DOWNTO 0);DOUT: OUT STD_LOGlC_VECTOR(31 DOWNTO 0 );END ENTITY REG32B;ARCHITECTURE behav OF REG32B ISBEGlNPROCESS(LOAD,DIN) ISBEGlNIF LOAD, EVENT AND LOAD, THEN DOUT=DIN;END IF;END PROCESS;END ARCHITECTURE behav;(4) 数码管扫描的功能模块图及其源程序图8功能模块图作用：锁存信号输出 DIN31.0

11、,然后由SELTlME进行扫描输出，当SEL为” OOOv时选通第一个CNTIO输出到LED7进行译码输出。依次类推。该模块 的信号仿真图如下：图9仿真波形图 源程序如下：LlBRARY IEEE;USE SELTlME ISPORT(CLK : IN STD.LOGIC;DlN : IN STD_LOGIC_VECTOR(31 DowNTo 0);DAOUT: OUT STD_LOGIC_VECTOR(3 DowNTo 0);SEL : OUT STD_LOGlC_VECTOR(2 DOWNTO 0);END SELTIME;ARCHITECTURE behav OF SELTIME ISS

12、lGNAL SEC : STD_LOGIC_VECTOR(2 DoWNro 0); BEGlNPROCESS(CLK)BEGlNIF(CLK, EVENT AND CLK二1) THENIF(SEe二111) THENSEC二Oo0；ELSE SECDA0UTDAOUT二DIN(7 DOwNTO 4);WHENWHENWHENWHENWHENWHEN010二DAOUT二DIN(Il011二DAOUT二DIN(I5 IOO二DAOUT二DlN(I9 101二DAOUT二DIN(23 zz110zz=DA0UTDAOUT二DIN(31DOWNTODOWNTODOWNTODowNToDOWNTODo

13、WNTO8);12);；20);24);28);WHEN OTHERS=NULL;END CASE;EXD PROCESS;SEL=SEC;END behav;(5) 七段数码管译码显示的功能模块图及其源程序图10功能模块图作用：将实验结果使用数码管直观 的显示出来。该模块的信号仿真图如下：图11仿真波形图源程序如下：LlBRARY IEEE;USE LED7 ISPORT(DlN:IN STD_LOGlC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END LED7;ARCHITECTURE behav OF LED7 I

14、SSIGNAL LED7: STD_LOGlC.VECTOR (6 DoWNTo 0);BEGlNPROCESS(DlN)BEGlNCASE DlN ISWHEN OoOo二DOUT二OIIIII1；WHEN OOOI二DOUT二OOooIl0；WHEN OOIO二DOUT二IOIloI1；WHEN OOIl二DOUT二IOoIII1；WHEN OlOo二DOUT二IIooII0；WHEN OlOI二DOUT二IloIlo1；WHEN OlIO二DOUT二IIIIlo1；WHEN 0111二DOUT二OOooII1；WHEN IOoO二DOUT二IIIIlI1；WHEN IOOI二DOUTC二

15、IloIII1；WHEN IoIO二DOUT二IIloII1；WHEN二DOUT二IIIIlo0；WHEN IloO二DOUT二OlIloo1；WHEN 1101二DOUT二IOIIIl0；WHEN 1110二DOUT二IIIIOo1；WHEN 1111二DOUT二IIIOoo1；WHEN OTHERS=NULL;END CASE;END PROCESS;END ARCHITECTURE behav;(6) 3-8译码器的功能模块图及其源程序图12功能模块图作用：利用3-8译码器将数码管的 位选信号选通。该模块的信号仿真图如下：源程序如下：LlBRARY IEEE;USE LS138 ISPO

16、RT (Q: IN STD_LOGlC_VECTOR(2 DOWNTO 0):D: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); dp:OUT STD.LOGIC);END LS138;ARCHITECTURE behav OF LS138 ISBEGlNWlTH Q SELECTD二 WHEN zz000zz, WHEN 001， WHEN 010， WHEN 011， WHEN 100, WHEN 101zz, WHEN 110，ZZOllllllIzZ WHEN 111，WHEN OTHERS; WITH Q SELECT dp二1 WHEW zz001zz, 0

17、WHEN OTHERS; END behav;六、顶层模块图图14总体设计顶层模块图其中8个十进制计数器模块JSQ的底层模块图如图15所示:图15计数器模块原理图本次课程设计的时钟信号由试验箱上面的 5MHZ的晶振提供，经过系统时钟 和控制模块后分别产生和IOkHZ的脉冲信号的脉冲信号十进制计数器的使能信号，使 计数器统计出待测信号在IS脉宽之间的脉冲数目。再由计数模块将测得的信号传送 给数码管显示部分，通过译码模块产生可以在数码管上显示的BCD码。而IkHZ是作为数码管动态扫描的频率，由于人的视觉暂留现象，频率较高时，数 码管看起来就是连续发光。本设计中使个位显示为数码管的小数点后面一位，由

18、此实 现了频率分辨率为IHZ的频率计设计。结论EDA技术是电子设计的发展趋势，利用沏Z具可以代替设计者完成电子系统 设计 中的大部分工作。伽0具从数字系统设计的单一领域，发展到今天，应用范围己涉及 模拟、微波等多个领域，可以实现各个领域电子系统设计的测试、设计仿真和布局 布线等，这些都是我在这次课设中深刻体会到的。经过这次课程设 计，让我真正认 识了 EDA这门学科，了解到这种方式下的设计方案，硕件电路简洁，集成度高，体 现了当今社会所需的先进技术，日后必定在有着广阔的发展空间。通过这次对EDA课程设计的进一步操作，能更好的在QUartUS II上进行VHDL程 序的编译及各个模块的仿真，虽然在实际操作过程中由于粗心造成了程序的缺失和错 误，但都在老师和同学的帮助下一一解决了。很好地巩固了我们学过的专 业知识， 使我对数字系统结构也有了更进一步的了解和认识，同时对数据库软件EDA技术、 VHDL等系列知识都有了一定的了解。使用EDA技术开发页面的能力也有了很大提高， 也使我们把理论与实践从真正意义上相结合了起来；考验了我们借助互联网络搜集、 查阅相关文献资料，和组织材料的综合能力。在这次课程设计中，虽然应用的都是在书本上学过的知识，但是只有应用到 实际中才算真正的学懂了这些知识。本次数字频率计的涉及到了VHD语言、QUartUS II软件，EDA技术等。涉及了微机原