(完整word版)数字信号控制器TMS320LF2407中文详细资料(纯手打)

1、数字信号控制器 TMS320LF2407DSP芯片，也称数字信号控制器，是一种具有特殊结构的微处理器。DSP芯片内部采用程序和数据分开的哈佛结构，具有专门的硬件乘法器，广泛采用流水线操作，提供特殊的 DSP指令，可以快速实现各种数 字信号处理算法。TMS320LF2407芯片是 TI 公司 TMS320系列中的一种 16 位定点 DSP芯片 , 是目前应用 最为广泛的芯片。基于 TMS320C2xxDS的P CPU核结构设计提供了低成本、低功耗、高性能的 处理能力，对电机的数字化控制非常有用。同时 , 几种先进的外 设被集成到该芯片内 , 形成 了真正意义上的数字控制器。一、2407 的基本特

2、点和资源配置LF2407 DSP具有 TMS320系列 DSP的基本功能之外，还有其自身特点：? 采用高性能静态 CMOS技术，使得供电电压降为 3.3V ，减小了控制器的功率损耗； 30MIPS的执行速度是的指令周期缩短到 33ns（30MHZ）, 从而提高控制器的实时控制能 力；? 基于 TMS320C2XX DS的P CPU内核保证了 TMS320LF2407DS代P 码和 TMS320系列 DSP代码 兼容；? 片内有高达 32K字× 16位的 Flash 程序存储器；高达 2.5K×16位的数据 /程序 RAM；2K 字的单口 RAM；? SPI/SCI 引导 R

3、OM;? 两个事件管理模块 EVA和 EVB，每个均包括如下资源：两个 16 位通用定时器； 8 个 16 位的脉宽调制通道（ PWM），可以实现三相反相器控制、 PWM的中心或边缘校正、当外部 引脚 PDPINTX出现低电平时快速关闭 PWM通道；防止击穿故障的可编程的 PWM死去控制； 对外部事件进行定时捕获的 3 个捕获单元；片内光电编码器接口电路； 16 通道的同步 ADC转换器。? 可扩展的外部存储器具有 192K×16 位空间，分别为 64K字程序存储空间， 64K字的数据 存储空间和 64K 字的 I/O 存储空间；? 看门狗（ WD）定时器模块；? 10 位的 ADC

4、转换器，其特性为：最小转换时间为 500ns，16 个多路复用的输入通道、可 选择两个事件管理器来触发两个 8 通道输入 ADC转换器或一个 16通道输入的 A/D转换 器；? 基于锁相环（ PLL）的时钟发生器；? 高达 41 个可单独编程或复用的通用输入输出引脚（ GPIO）；? 5 个外部中断（两个驱动保护、复位和两个可屏蔽中断）；? 电源管理，具有 3 种低功耗模式，能够独立的将外围器件转入低功耗工作模式；二、数字和混合信号的外设事件管理器；CAN（Controller Area Network） ，即控制器区域网； 串行通信接口（ SCI）和 16 位串行外部设备接口（ SPI）；

5、模数转换器（ ADC）； 系统保护，例如低电压保护和看门狗定时器。三、DSP引脚功能介绍TMS320LF2407控制器具有 144条引脚，如图 1 所示，其引脚功能如表 1所示。TMS320LF2407 PEG图 1 TMS320LF2407的引脚布置表1引脚号引脚名功能事件管理器 A (EVA)83CAP1/QEP1/IOPA3捕获输入 #1/ 正交编码脉冲输入 #1(EVA)或通用 I/O79CAP2/QEP2/IOPA4捕获输入 #2/ 正交编码脉冲输入 #2(EVA)或通用 I/O75CAP3/IOPA5捕获输入 #3(EVA)或通用 I/O56PWM1/IOPA6比较/PWM输出引线

6、 # (EVA)1 或通用 I/O54PWM2/IOPA7比较/PWM输出引线 # (EVA)2 或通用 I/O52PWM3/IOPB0比较/PWM输出引线 # (EVA)3 或通用 I/O47PWM4/IOPB1比较/PWM输出引线 # (EVA)4 或通用 I/O44PWM5/IOPB2比较/PWM输出引线 # (EVA)5 或通用 I/O引脚号引脚名功能40PWM6/IOPB3比较/PWM输出引线 # (EVA)6 或通用 I/O16T1PWM/T1CMP/IOPB4TMR1比较输出 (EVA) 或通用 I/O18T2PWM/T2CMP/IOPB5TMR2比较输出 (EVA) 或通用 I

7、/O14TDIRA/IOPB6通用定时器计数方向选择( EVA)或通用 I/O ，若 TDIRA=1 则为加计数，否则为减计数37TCLKINA/IOPB7通用定时器( EVA)外部时钟输入或通用 I/O 。注意 , 定时器也可以使用内部时钟。事件管理器 B (EVB)88CAP4/QEP3/IOPE7捕获输入 #4/ 正交编码脉冲输入 #4(EVB)或通用 I/O81CAP5/QEP4/IOPF0捕获输入 #5/ 正交编码脉冲输入 #5(EVB)或通用 I/O69CAP6/IOPF1捕获输入 #6(EVB)或通用 I/O65PWM7/IOPE1比较/PWM输出引脚#7(EVB)或通用 I/O

8、62PWM8/IOPE2比较/PWM输出引脚#8(EVB)或通用 I/O59PWM9/IOPE3比较/PWM输出引脚#9(EVB)或通用 I/O55PWM10/IOPE4比较/PWM输出引脚 #10(EVB)或通用 I/O46PWM11/IOPE5比较/PWM输出引脚 #11(EVB)或通用 I/O38PWM12/IOPE6比较/PWM输出引脚 #12(EVB)或通用 I/O8T3PWM/T3CMP/IOPF2TMR3比较输出 (EVB) 或通用 I/O6T4PWM/T4CMP/IOPF3TMR4比较输出 (EVB) 或通用 I/O2TDIRB/IOPF4通用定时器计数方向选择( EVB)或通

9、用 I/O 当 TDIRA=1时，选择加计数，否则选择减计数126TCLKINB/IOPF5通用定时器( EVB)外部时钟输入或通用 I/O: 可用内部时 钟模数转换器 (ADC)112ADCIN0ADC的模拟输入 #0110ADCIN1ADC的模拟输入 #1107ADCIN2ADC的模拟输入 #2105ADCIN3ADC的模拟输入 #3103ADCIN4ADC的模拟输入 #4引脚号引脚名功能102ADCIN5ADC的模拟输入 #5100ADCIN6ADC的模拟输入 #699ADCIN7ADC的模拟输入 #7113ADCIN8ADC的模拟输入 #8111ADCIN9ADC的模拟输入 #9109

10、ADCIN10ADC的模拟输入 #10108ADCIN11ADC的模拟输入 #11106ADCIN12ADC的模拟输入 #12104ADCIN13ADC的模拟输入 #13101ADCIN14ADC的模拟输入 #1498ADCIN15ADC的模拟输入 #15115VREFHIADC模拟输入参考电压高电平输入端114VREFLOADC模拟输入参考电压低电平输入端116VCCAADC模拟供电电压 （3.3 V）117VSSAADC模拟地CAN、串口通信（ SCI）、串行外部设备接口（ SPI）70CANRX/IOPC7CAN接收数据脚或通用 I/O 脚72CANTX/IOPC6CAN发送数据脚或通用

11、 I/O 脚25SCITXD/IOPA0SCI 异步串行口发送数据引脚或通用 I/O26SCIRXD/IOPA1SCI 异步串行口接收数据引脚或通用 I/O35SPICLK/IOPC4SPI 时钟引脚或通用 I/O30SPISIMO/IOPC2SPI 从动输入、主控输出或通用 I/O 引脚32SPISOMI/IOPC3SPI 从动输出、主控输入或通用 I/O 引脚33?S?P?IS?T?E/?IO?PC5SPI 从动发送使能（可选）引脚或通用 I/O外部中断、时钟133?R?S复位引脚，当 ?R?S?为高电平时，从程序存储器的 0 位址开始 执行；当 WD定时器溢出时，在 ?R?S?脚产生一个

12、系统复位脉 冲。?R?S?低电平时，导致 240x 终止执行， PC=1。引脚号引脚名功能7?P?D?P?I?N?T?A?功率驱动保护中断输入引脚，当电机驱动 / 电源逆变器不正 常时，如出现过压、过流时，该中断有效， PWM脚（ EVA） 置为高阻态 ?P?D?P?I?N?T?A?。?是?一个下降沿敏感的中断。23XINT1/IOPA2外中断或通用 I/O21XINT2/ADCSOC/IOPD外部用中断 2可做 AD转换开始输入引脚或通用 I/O 。0 XINT1/2 都是边沿有效、边沿极性可编程。73CLKOUT/IOPE0时钟输出或通用 I/O 脚. 输出时钟为 CPU时钟或监察定时器

13、时钟，这由系统控制状态寄存器中 CLKSRC决定。当不作为 时钟输出，可以用作通用 I/O 。137?P?D?P?I?N?T?B?功率驱动保护中断输入引脚，当电机驱动 / 电源逆变器不正 常时，如出现过压、过流时，该中断有效， PWM脚（ EVA） 置为高阻态。 ?P?D?P?I?N?T?B?是?一?个下降沿敏感的中断。振荡器、锁相环（ PLL）、 FLASH、引导和其他123XTAL1/CLKINPLL 振荡器输入引脚。晶体振荡器或时钟源输入到 PLL 时，该引脚接到参考晶体振荡器的一端。124XTAL2晶体振荡器、 PLL 振荡器输出引脚。该引脚接到参考晶体 振荡器的一端，当 EMU1 /

14、?O?F?F?是?低电平时，该引脚为高阻 态。12PLLVCCAPLL电压( 3.3V)131IOPF6通用 I/O 引脚121?B?O?O?T?-?E?N?/?X?F? ?引导 ROM使能，通用 IO 、XF引脚，该引脚在复位期间被 输入采样，以更新 SCSR2.3，, 然后驱动 XF 作为输出信 号。复位之后， XF被置高电平， ?B?O?O?T?-?E?N?只?能?接?无源回 路。11PLLFPLL 外接滤波器输入 110PLLF2PLL 外接滤波器输入 258VCCP (5V)FLASH编程电压输入引脚。在硬件仿真时，该引脚必须为 个 5V。在程序下载时 , 该引脚可以为 5 V 或

15、0V。运行时， 该引脚必须接地，在该引脚上，不要使用任何限流电阻。引脚号引脚名功能60TP1FLASH阵列测试引脚，悬空。63TP2FLASH阵列测试引脚，悬空。119?B?I?O? /IOPC1分支控制输入引脚， BIO 指令检测该引脚电平，若为低， 则执行分支程序； 若不用该引脚，则应该将其拉为高电平；所有控制器复位 时，将该位配置为分支控制输入，不用此功能时，该引脚 可以作为 I/O 口仿真和测试90EMU0具有内部上拉的仿真器 I/O 的#0 号引脚。当 ?T?R?S?T?引脚拉为 高电平时，该引脚用作指向来自仿真器系统的中断，通过 JTAG扫描可定义为 I/O 引脚；91EMU1/

16、?O?F?F?仿真器#1 引脚，该引脚可禁用所有输出。当 ?T?R?S?T?引脚为高 电平时，该引脚用作来自或指向仿真器系统的中断，通过 JTAG扫描可定义为 I/O 引脚；当 ?TR?S?T?引脚拉为低电平时， 该引脚设置为 ?O?F?F?引? 脚，当低电平有效时所有的输出引脚 驱动为高阻态。注意： ?O?F?F?只?用于测试和仿真（不用于多处理应用），因 此对于 ?O?F?F?的?状态有以下几种： ?T?R?S?T?=0;EMU=0，EMU1?O/ ?F?F? =0135TCK带内部上拉的 JTAG测试时钟139TDI带内部上拉的 JTAG测试数据输入。在 TCK的上升沿从 TDI 输入的

17、数据被锁存到选定的寄存器（指令或数据）142TDOJTAG扫描输出 ,测试数据输出 （TDO）。在 TCK下降沿，选定 寄存器中的内容（指令或数据）被移出到 TDO引脚144TMS带内部上拉的 JTAG测试数据输入，在 TCK的上升沿锁存到 TAP控制器中。36TMS2带内部上拉的 JTAG测试方式选择 2. 该串行控制输入在 TCK 的上升沿锁存到 TAP控制器中，只用于测试盒仿真，在用 户应用中该引脚可以不接引脚号引脚名功能1?T?R?S?T?带内部下拉的 JTAG测试复位。当 ?TR?S?T?拉?为高电平时，扫 描系统控制器运行，若该引脚未接或处于低电平时，控制 器运行在功能模式，并且测

18、试复位信号无效。地址、数据、存储器控制信号87?D?S数据空间选通引脚。 I?S、 ?D?S?和?P?S总保持为高电平，除非要 用低电平请求访问相关的外部存储器或 I/O 空间，在复 位、掉电和 EMU1低电平有效时该引脚被置为高阻态。82I?SI/O 空间选通引脚。 I?S、?D?S?和?PS?总保持为高电平，除非要 用低电平请求访问相关的外部存储器或 I/O 空间，在复 位、掉电和 EMU1低电平有效时该引脚被置为高阻态。84?P?S程序空间选通引脚。 I?S、 ?D?S?和?P?S总保持为高电平，除非要 用低电平请求访问相关的外部存储器或 I/O 空间，在复 位、掉电和 EMU1低电平有

19、效时该引脚被置为高阻态。92R/W?读/ 写选通信号，通常为读方式（高电平），除非低电平请 求执行写操作，当 EMU1?O/ ?F?F?低?电平有效和掉电时该引脚被 置为高阻态。19W/?R/IOPC0写/ 读选通或通用 I/O 口，通常为低电平，除非在执行存储 器写操作时采薇高电平89?W?E?写使能引脚，该信号下降沿表示控制器驱动外部数据线， 对所有的外部程序、数据和 I/O 接口有效：当 EMU1?O/ ?F?F?低? 电平有效时 , 该引脚被置为高阻态。96?S?T?R?B?外部存储器访问选项，该引脚一直为高电平，除非插入一 个低电平来表示一个外部总线周期：在访问片外空间时该 信号有效

20、：当 EMU1?O/ ?F?F?低?电平有效和掉电时该引脚被置为 高阻态。120READY访问外部设备时，该引脚被拉为低电平来增加等待状态， 它表示一个外部器件作为将要完成的总线处理的任务做好 准备，若该外设没有准备好，则将该引脚拉为低电平；（此时，处理器将等待一个周期，并在此检测该引脚）。引脚号引脚名功能118MP/?M?C?微处理器 / 微控制器方式选择引脚，复位时若该引脚为低电 平，则工作在为控制方式；若复位时该引脚为高电平，则 工作在微处理器方式，同时将 MP/?M?C?置? 位。93/RD读使能信号对所有 I/O 有效，当 EMU1?O/ ?F?F?低?电平有效时， 该引脚置为高阻态

21、。122ENA_144高电平输入有效时使能外部接口信号，若为低电平没有外 部存储器；若 DS为低电平则产生一个无效的地址，该引脚 内部下拉。97?V?IS?_?O?E?可视输出使能（当数据总线输出有效时）。在可视输出方 式下，在外部数据总线驱动为输出的任何时候该引脚有效 （为低电平）。当运行在可视方式下，该引脚可用作外部 编码逻辑，以防止数据总线冲突。80A016位地址总线第 0 位（ bit0 ）78A116位地址总线第 1 位（ bit0 ）74A216位地址总线第 2 位（ bit0 ）71A316位地址总线第 3 位（ bit0 ）68A416位地址总线第 4 位（ bit0 ）64A

22、516位地址总线第 5 位（ bit0 ）61A616位地址总线第 6 位（ bit0 ）57A716位地址总线第 7 位（ bit0 ）53A816位地址总线第 8 位（ bit0 ）51A916位地址总线第 9 位（ bit0 ）48A1016位地址总线第 10 位（bit0 ）45A1116位地址总线第 11 位（bit0 ）43A1216位地址总线第 12 位（bit0 ）39A1316位地址总线第 13 位（bit0 ）34A1416 位地址总线第 14位（ bit14 ）31A1516 位地址总线第 15位（ bit15 ）127D016位数据总线第 0 位（ bit0 ）引脚号引

23、脚名功能130D116位数据总线第 1 位（ bit0 ）132D216位数据总线第 2 位（ bit0 ）134D316位数据总线第 3 位（ bit0 ）136D416位数据总线第 4 位（ bit0 ）138D516位数据总线第 5 位（ bit0 ）143D616位数据总线第 6 位（ bit0 ）5D716位数据总线第 7 位（ bit0 ）9D816位数据总线第 8 位（ bit0 ）13D916位数据总线第 9 位（ bit0 ）15D1016位数据总线第 10 位（bit0 ）17D1116位数据总线第 11 位（bit0 ）20D1216位数据总线第 12 位（bit0 ）22D1316位数据总线第 13 位（bit0 ）24D1416 位数据总