根据VHDL复习提纲整理的复习资料

1、一、 部分小题应掌握内容1. 常用简写的英文全称和中文意思EDA,VHDL,FPGA,CP，LDASIC,SOCEDA全称 Electronic Design Automation,电子设计自动化VHDL全称 VHSIC Hardware Description Language硬件描述语言FPGAr称 Field Programmable Gate Array 现场可编程门阵列CPLDr称 Complex Programmable Logic Device 复杂可编程逻辑器件ASIC全称 Application Specific Intergrated Circuit 专用集成电路SOCr称

2、System On a Chip单片电子系统2. VHDL设计过程，设计的输入方式VHDL设计过程包括设计准备、设计输入、设计实现、器件编程与配置、设计验证；设计的输入方式有文本输入、状态图输入、波形图输入、原理图输入。3. 常用的硬件描述语言主要有？VHDL, AHDL, Verilog HDL, ABEL。4. 可编程逻辑器件的构成方法也即 CPLD?口 FPGA的原理，（乘积项、查找表法 的原理）CPLDS于乘积项技术；FPGAS于查找表技术。5. 完整的VHDL程序叫做设计实体，完整的 VHDL程序的构成？完整的VHDL程序由库、程序包、实体、结构体和配置等部分构成。6. VHDL 库

3、的情况，有哪些库，哪些主要的包，工作库是什么，哪些库默认打 开VHDL语言的库分为两类：设计库和资源库；库的种类：IEEEff、STD库、WORK库、VITAL库等；常用的预定义程序包有：STD_LOGIC_1164s序包、STD_LOGIC_ARITH1序包、STD_LOGIC_UNSIGNED STD_LOGIC_SIGNED序包、STANDARDS TEXTIOgff 包；工作裤是一个逻辑名，用于存放用户设计和定义的一些设计单元和程序包；STD库和WORKS是默认打开的。7. VHDL的操作符有哪些？ VHDL命名规则（正确错误的命名）。数值表示方法（判断不同写法数据的大小）VHDL的操

4、作符包括逻辑操作符、关系操作符、算术操作符和符号操作符。VHDL命名规则：由字母、数字或组成，必须以英文字母开头后必须 有字母或数字，不区分大小写。数字表示：15E2=1500, 45_234_287=452342878. 端口类型，数据对象有哪些？端口类型包括IN , OUT , INOUT , BUFFER;数据对象包括常数、变量、信号。9. 变量、信号的相关知识，异同点，电气特性赋值方法，赋值相关特点等等。变量：赋值符号：=，功能：内部数据交换，作用范围：进程内部，行为：立即赋值；信号：赋值符号=，功能：电路的内部连接，作用范围：全局、进程和进程间的通信，行为：延迟一定时间后才赋值。10

5、函数的重载和过程的重载的相关知识。略11. 状态机的相关知识。不同分类方法所分的两种类型。具体编程从状态机的信号输出方式上分，有Mealy 和 Moore 型两种状态机；从结构上分，有单进程状态机和多进程状态机；从状态表达方式上分，有符号状态机和确定状态编码的状态机；从编码方式上分，有顺序编码状态机、一位热码编码状态机或其他编码方式状态机。具体编程见附件。12. EDA工作设计流程EDA设计流程包括设计准备、设计输入、设计实现、器件编程与配置、设计验证。13. 顺序语句和并行语句，顺序语句有哪些？并行语句有哪些。具体到CASE语句的使用，PROCESS旬的特点及使用。顺序语句：IF,CASE,

6、LOOP,NEXT,WAIT,EXIT,RETURN句，空操作语句并行语句：实体说明语句，端口说明语句，块语句，元件例化语句，生成语句等14. QuartusII 软件使用过程中的一些知识，最常用的，只要自己实验认真做过的都知道。略15. 上升沿，下降沿的产生方法上升沿：IF CLKEVENT AND CLK=;下降沿：IF CLKEVENT AND CL心16. 转换函数知识。略 P26117. 各种语句if case例化语句PROCESS旬等填空选择总共50 分，总的来说就是这几个方面：第一章基础知识、第二章硬件特性（一二章10分左右）、第七章VHDL语句（5）、第八章VHDL结构（5）、

7、第三章涉及的部分细节（25 分左右） 、第五章状态机部分知识（5 分左右）各章节有交叉以上统计不严谨，仅供参考。2 个大题20+15+15)1. PPT所讲过的例题。2. 作业题3. 实验做过的题目触发器， 门电路， 计数器， 译码器， 一位全加器，一位全减器，移位器， 锁存器，状态机等等。9 / 91二选一数据选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21a ISPORT( a, b : IN BIT ;s : IN BIT;y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTURE one

8、OF mux21a ISBEGINy = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ;2. 触发器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END DFF1;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ;BEGINPROCESS (CLK)BEGINIF CLKEVENT AND CLK = 1 THE

9、N Q1 = D ;END IF;END PROCESS ; Q -计数器异步复位 0 ) ;ELSIF CLK EVENT AND CLK= 1 THEN-检测时钟上升沿IF EN = 1 THEN-(同步使能)IF CQI =9？ELSE CQI := (OTHERS = 0-大于 ) ; 9，计数值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT = 1-计数大于 ;9，输出进位信号，计数次数？ELSE COUT = 0;END IF;CQ REG(0)=C0; REG(7DOWNTO 1 ) = REG(6DOWNTO 0 );CY REG(0)

10、=REG(7); REG(7 DOWNTO 1 ) REG(7) =REG(0); REG(6 DOWNTO 0 ) REG(7) =C0; REG(6 DOWNTO 0 ) = REG(7 DOWNTO 1 ); CY D(7 DOWNTO 0 ) REG = REG; CY=CY;-保持END CASE;END IF ;END PROCESS;QB(7 DOWNTO 0) = REG(7 DOWNTO 0 ); CN ai，n b=bin， co=d， so=e);u2 : h_adder PORT MAP(a=，e b=cin， co=f， so=sum);u3 : or2aPORT M

11、AP(a=d，b=f，c=cout);END ARCHITECTURE fd1;6. 8-3 优先编码器LIBRARY IEEE;-8-3线优先编码器的 VHDL描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder ISPORT ( din : IN STD_LOGIC_VECTOR(0 TO 7);output : OUT STD_LOGIC_VECTOR(0 TO 2) );END coder;ARCHITECTURE behavOF coder ISBEGINPROCESS (din)BEGINIF (din(7)=0) THEN output = 000

12、 ;ELSIF (din(6)=0) THEN output = 100 ;ELSIF (din(5)=0) THEN output = 010 ;ELSIF (din(4)=0) THEN output = 110 ;ELSIF (din(3)=0) THEN output = 001 ;ELSIF (din(2)=0) THEN output = 101 ;ELSIF (din(1)=0) THEN output = 011 ;ELSE output = 111 ; END IF ；END PROCES；SEND behav;7. 译码器library IEEE;use IEEE.std_

13、logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity Decoder isport ( DIN : in std_logic_vector(3 downto 0);DOUT_n : out std_logic_vector(15 downto 0) );end Decoder;architecture Decoder_arch of Decoder isbegingen : for i in 0 to 15 generateDOUT_n(i) = 0 when DIN = i els

14、e 1;end generate;end Decoder_arch;8. 八位并入串出右移寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS-8位并入串出右移寄存器PORT ( CL，K LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGINPROCESS (CLK, LOAD)VARIABLE REG8 : STD_LOGIC_VEC

15、TOR(7 DOWNTO 0);BEGINIF CLKEVENT AND CLK = 1 THENIF LOAD = 1 THEN REG8-=DIN;OAD= 1 装载新数据ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1);END IF;END IF;QB = REG8(0);-输出最低位，在IF语句外不需要CLK上升沿触发 END PROCESS; - CLK变化但未满足上升沿之前已经赋值给 QB END behav;9状态机LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY S_MACHINE ISPORT (

16、clk, reset : IN STD_LOGIC;st_input : IN STD_LOGIC_VECTOR(0 TO 1);comb_output : OUT STD_LOGIC_VECTOR(0 TO 3);END S_MACHINE;ARCHITECTURE bhv OF S_MACHINE ISTYPE FSM_ST IS (S0, S1,S2, S3);SIGNAL current_st, next_st : FSM_ST;BEGINREG:PROCESS(reset, clk)BEGINIF reset = 1 THEN current_st = S0;ELSIF clkEVENT AND clk = 1 THENcurrent_st comb_output = 1001;IF st_input = 10 THEN next_st = S1