可编程逻辑实验报告杨宜竞

1、西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班 级光电1203班姓 名杨宜竞教师签字 实验名称 用原理图输入法设计门电路一：实验目的1. 掌握PLD芯片的基本使用方法，熟悉EDA软件MAX+PLUS操作。2. 学会利用软件方针和硬件实现对数字电路的逻辑功能进行验证和分析。3. 能够利用CPLD器件开发具有基本与非逻辑功能的数字电路。二：实验所用仪表及主要器材PC， EDA软件MAX+PLUS。三：实验原理简述（原程序、真值表、原理图） 可编程逻辑实验是建立在数字电路基础实验上的一个更高层次的设计性试验。它是借助可编程逻辑器件（PLD），采用在系统可编程逻

2、辑技术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。这与以往的基于独立元器件的实验在实验方法、实验手段和实验仪器上都有很大不同，要求操作者具有一定的计算机软件操作基础。 在MAX+PLUS环境下，数字电路的设计流程如图7.3所示。MAX+PLUS软件操作详见第6章。在实验过程中应特别注意：（1） 图形输入完毕后，保存源文件时，后缀名为“.gdf”；（2） 将欲编译的文件设定为当前工程；（3） 管脚分配时要注意CPLD实验板上的逻辑开关和LED发光二极管等输入/输出变量与CPLD芯片管脚的对应关系，保证一一对应；（4） 下载安装时，选择硬件类型为“Byte Blas

3、ter”。四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析） 西安邮电大学可编程逻辑实验报告西安邮电大学可编程逻辑实验报告五：实验心得（实验中问题的解决方法等） 第一次接触用软件画图，我总是会由于自己的马虎大意忘了给元器件更改名字，在后面的试验中我总是会提前提醒自己注意这些细节。西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班 级光电1203班姓 名杨宜竞教师签字 实验名称 用文本输入法设计门电路一：实验目的1.进一步熟悉MAX+plus II软件，学习用文本输入法设计电路。 2.进一步熟悉 CPLD 数字电路设计流程。 3.学习初步的

4、 VHDL 程序设计方法。二：实验所用仪表及主要器材 PC，可编程逻辑电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。三：实验原理简述（原程序、真值表、原理图）1)示例【例7.1】二输入与非门的VHDL描述。方法一：Library ieee;Use ieee.std_logic_1164.all;Entity nand2 isPort(a,b:in std_logic; y:out std_logic);End;Architecture rel_1 of nand2 isBeginy=a nand b;End; 方法二：Library ieee;Use ieee.std_log

5、ic_1164.all;西安邮电大学可编程逻辑实验报告 Entity nand2 isPort(a,b:in std_logic;y:out std_logic);End;Architecture rel_2 of nand2 isSignal co:std_logic_vector(1 downto 0);Begin coyyyyy=X; End case;End process;End;四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析） 西安邮电大学可编程逻辑实验报告五：实验心得（实验中问题的解决方法等） 第二次的实验相较于第一次而言进行还算顺利，可是对实验步骤依然不是

6、非常熟练的我还是频频出错，几度弄错实验步骤的顺序，但是我还是对着源程序把自己由于粗心造成的问题一一找了出来。西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班 级光电1202班姓 名杨宜竞教师签字 实验名称 组合逻辑电路设计（一）-编译码器设计一：实验目的（1）熟悉组合逻辑电路的VHDL描述方法。（2）掌握利用CPLD器件实现组合逻辑数字电路的方法和过程。（3）熟练掌握“if.else.”语句的用法。二：实验所用仪表及主要器材 PC机，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。三：实验原理简述（原程序、真值表、原理图）【例

7、7.4】三线-八线（74138）译码器的设计。 源程序：Library ieee;Use ieee.std_logic_1164.all;Entity decoder_3_to_8 isPort(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7 downto 0);End;Architecture rtl of decoder_3_to_8 isSignal indata:std_logic_vector(2 downto 0);Begin Process(indata,g1,g2a,g2b)Begin Indatayyyyyy

8、yyy=”ZZZZZZZZ”; End case; Else Y=”11111111”; End if; End process;End;四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）library ieee;use ieee.std_logic_1164.all;entity zx isport(X3,X2,X1,X0:in std_logic; y:out std_logic_vector(3 downto 0);end;architecture rtl of zx issignal indata: std_logic_vector(3 downto 0);begi

9、nprocess(indata,X3,X2,X1,X0)beginindatayyyyyyyyyy=ZZZZ;end case;end process;end;五：实验心得（实验中问题的解决方法等） 经过前几次实验，这次实验进行比较顺利，很快就完成了。可实验结果出现了问题。几番检查发现是程序的编写出了错误，修正之后，最终得到了正确的结果，实验顺利完成。西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班 级光电1203班姓 名杨宜竞教师签字 实验名称 组合逻辑电路设计（二）-三态门、数选器、逻辑运算器一：实验目的（1）掌握三态门、数选器、逻辑运算器三种组合逻辑

10、电路的设计方法，及其VHDL描述方法。（2）掌握利用CPLD器件开发组合逻辑电路的方法。二：实验所用仪表及主要器材 PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。三：实验原理简述（原程序、真值表、原理图）【7.5】数选器74153的VHDL描述。源程序：Library ieee;Use ieee.std_logic_1164.all;Entity mux4 isPort(d0,d1,d2,d3:in std_logic; St:a,b,in std_logic; y:out std_logic);End;Architecture bhv of mux4 i

11、sSignal co:std_logic_vector(1 downto 0);Begin Process(st,a,b) begin西安邮电大学可编程逻辑实验报告coyyyyy=0;End case; End if; End process;End;四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）五：实验心得（实验中问题的解决方法等） 总结了之前的经验，在每次做实验之前我都会认真的分析实验内容，再把课本上的参考实验进行认真的分析之后再去做自己的实验，我发现这样下来我的收获真的很多。 西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班

12、级光电1203班姓 名杨宜竞教师签字 实验名称 显示驱动电路设计一：实验目的 （1）掌握七段译码器的工作原理。 （2）学习显示驱动电路的VHDL描述方法。 （3）学会运用波形激励来仿真程序的正确性。 （4）了解数码管扫描显示的原理及实现。二：实验所用仪表及主要器材 PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，相关元器件及导线若干。三：实验原理简述（原程序、真值表、原理图） 1)数码管工作原理及译码原理 八段数码管如图7.12所示，为共阴极数码管。当阳极输入端为“1”时，对应的数码管段就发光。通过控制发光的段，可以形成不同的数字。h段是小数点。数码管译码原理如图7.

13、13所示，其中A、B、C、D为BCD码输入信号，a、b、c、d、e、f、g接数码管输入，通过输入不同的二进制码组，数码管上显示相应的数值。译码真值表如表7.12所示。四：实验测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）源程序：library ieee;use ieee.std_logic_1164.all;entity zxxx isport(D,C,B,A:in std_logic; y:out std_logic_vector(7 downto 0);西安邮电大学可编程逻辑实验报告end;architecture rtl of zxxx issignal indata:

14、std_logic_vector(3 downto 0);beginprocess(indata,D,C,B,A)beginindatayyyyyyyyyyyyyyyyy=XXXXXXXX;end case;end process;end; 西安邮电大学可编程逻辑实验报告五：实验心得（实验中问题的解决方法等） 总结了之前的经验，这次实验进度还不错，但又出现了新的问题。在老师的细心指导之下，最终圆满地解决了问题，完成实验。 西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班 级光电1203班姓 名杨宜竞教师签字 实验名称 触发器设计一：实验目的 （1）认识RS

15、触发器、JK触发器、D触发器和T触发器。 （2）掌握RS触发器、JK触发器、D触发器和T触发器的逻辑功能及动作特点。 （3）能够通过CPLD开发实现具有触发器功能的数字电路。二：实验所用仪表及主要器材 PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。三：实验原理简述（原程序、真值表、原理图）【例7.10】带同步置/复位端、上升沿触发的D触发器设计。Library ieee;Use ieee.std_logic_1164.all;Entity en_dff_1 isPort(d,clk,Rd,Sd:in std_logic; q,qb:out std_logi

16、c);End;Architecture rtl of en_dff_1 isSignal q_temp,qb_temp:std_logic;Begin Process(clk) Begin If(clkevent and clk=1)then If Rd=0then 西安邮电大学可编程逻辑实验报告 q_temp=0; qb_temp=1; Elsif Sd=0then q_temp=1; qb_temp=0; Else q_temp=d; qb_temp=not q_temp; End if; End if; End process; q=q_temp; qb=qb_temp;End;四：实验

17、测量记录（数据、仿真波形图及分析、原程序分析、硬件测试实分析）西安邮电大学可编程逻辑实验报告五：实验心得（实验中问题的解决方法等） 总结了之前的经验，这次实验总的来说还好，但又遇到新的问题。在同学的帮助之下，最终圆满地解决了问题，完成实验。 西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班 级光电1203班姓 名杨宜竞教师签字 实验名称 移位寄存器设计一：实验目的 （1）掌握移位寄存器的VHDL语言描述方法。 （2）掌握利用移位寄存器来进行计数器等逻辑电路的设计方法。二：实验所用仪表及主要器材PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数

18、字万用表，导线若干。三：实验原理简述（原程序、真值表、原理图）源程序：Library ieee;Use ieee.std_logic_1164.all;Entity shifter isPort(d,clk,Rd:in std_logic; q:out std_logic_vector(3 downto_0);End;Architecture atl of shifter isSignal a:std_logic_vector(3 downto 0);Begin Process(clk) Begin If(clkevent and clk=1)thena=a(2 downto 0)&d; En

19、d if; End process;西安邮电大学可编程逻辑实验报告qaaaaa=1000;end case;end if;end process;qaaaaaaaaaaaaaaaaa=00000;end case;q=a;end if;end process;end;五：实验心得（实验中问题的解决方法等） 经过几次的实验之后，我可以熟练使用软件，尽管这个过程中，有时我会因为粗心出现一些小问题，可我还是会仔细检查找到自己的问题所在。 西安邮电大学可编程逻辑实验报告系 别电子工程学院学 号05124100（32）成 绩班 级光电1203班姓 名杨宜竞教师签字 实验名称 计数器设计一：实验目的 （1

20、）进一步熟悉MAX+plus II软件以及用文本输入法设计电路。（2）进一步熟悉时序电路设计。（3）熟悉计数器的程序设计方法。二：实验所用仪表及主要器材PC，可编程逻辑实验电路板，下载线，USB电源线，双踪示波器，数字万用表，导线若干。三：实验原理简述（原程序、真值表、原理图）源程序：Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity ls160 isPort(clk,Rd,Sd,ep,et:in std_logic; d:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); co:out std_logic);End;Architecture rtl of ls160 isSignal y:std_logic_vector(3 downto 0);Begin Process(clk,rd,sd,ep,et) Begin西安邮电大学可编程逻辑实验报告 If Rd=0then y=”0000”; co=0; Elsif(clkevent and clk=1)then If(sd=0)then y=d; Elsif(ep=0and et1)then y=y; Elsif(ep1a