VHDL设计中信号与变量问题的研究

1、vhdl设计中信号与变量问题的研究随着技术的进展，用传统的办法举行芯片或系统设计已不能满足要求，迫切需要提高设计效率，因此能大大降低设计难度的设计办法被越来越广泛地采纳。用vhdl语言设计系统的主要办法是：设计者按照vhdl的语规矩则，对系统目标的规律行为举行描述，然后通过综合工具举行结构的综合、编译、优化，通过工具举行规律功能仿真和系统时延的仿真，最后把设计的程序下载到芯片中，胜利地实现系统功能。在vhdl设计中，最常用的数据对象主要有三种：信号(signal)、变量(variable)和常数(constant)。信号是电路内部硬件衔接的抽象。它除了没有数据流淌方向解释以外，其他性质几乎和“

2、端口”一样；信号是一个全局量，它可以用来举行进程之间的通信。变量只能在进程语句、函数语句和过程语句结构中用法，是一个局部量。在vhdl语言中，对信号赋值是按仿真时光举行的，到了规定的仿真时光才举行赋值，而变量的赋值是立刻发生的。下面的例子是从赋初值的角度解释信号与变量的这种区分的。例如用vhdl语言实现初值为a的十六进制的16个数的循环显示。对于如此的设计要求，假如用变量实现，则vhdl程序如下。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sevenauto isport(clk

3、:in std_logic;y:out std_logic_vector(6 downto 0);end sevenauto;architecture behave of sevenauto isbeginprocess(clk)variable count:std_logic_vector(3 downto 0);variable init:std_logic;beginif (clk''event) and (clk=''1'') thenif (init = ''0'') thencount:= "

4、1001"init:=''1'end if;count:=count+1;case count iswhen "0000"=y="1111110"when "0001"=y="0110000"when x"2"=y="1101101"when x"3"=y="1111001"when x"4"=y="0110011"when x"5"=y=&q

5、uot;1011011"when x"6"=y="1011111"when x"7"=y="1110000"when x"8"=y="1111111"when x"9"=y="1111011"when x"a"=y="1110111"when x"b"=y="0011111"when x"c"=y="1001110&q

6、uot;when "1101"=y="0111101"when "1110"=y="1001111"when "1111"=y="1000111"when thers=y="xxxxxxx"end case;end if;end process;end behave;在程序中，定义了变量count，希翼初始值为“1010”。通过试验发觉，在定义变量或信号时挺直给予初始值不能生效(如variable count:std_logic_vector(3 down

7、to 0) :=“1010”)，它的初始值仍然是系统默认值(如count为“0000”)。正是利用这一点，通过init(初始值为''0'')来给count赋初值 a即“1010”，详细办法见程序中斜体部分。这样，在第一个脉冲来时执行斜体部分if语句，而其次个脉冲来时因为init不为''0''而是 ''1''，因此不执行该部分语句，从而实现为count赋初值的功能，这样程序从a开头举行数字的循环显示。假如把count类型改为signal，则结果将大不一样。signal count: std_logic

8、_vector(3 downto 0);process(clk)variable init :std_logic;beginif (clk''event) and (clk=''1'') thenif (init = ''0'') thencount= "1001" -(1)init := ''1'end if;count=count+1; -(2)因为信号的赋值不是立刻发生的，在语句(1)后面还存在对信号count的赋值操作(2)，因此，语句(1)在此不起作用，count的最后值是语句 (2)的值。因此假如将count设为signal的话，程序实现的是从0开头的16个十六进制数的循环。在这里，对信号赋初值的语句是不行行的。仿真结果将设计好的vhdl程序在公司提供的软件maxplus10.1环境下举行编译仿真，得到的仿真结果1、图2所示，其中图1是 count为变量的结果，图2是count为信号的结果，其中输出y6.0分离与七段数码管的abcdefg七段相连。从图1可以看出，在第一个时钟脉冲升高沿，结果是“1110111”，数码管显示