PCB走线中途容性负载反射（于博士信号完整性）_第1页
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文档简介

1、pcb走线中途容性负载反射（于博士信号完整性）无数时候，走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生，必定对信号造成影响。走线中途的电容对信号的影响要从放射端和接受端两个方面分析，对起点和尽头都有影响。首先按看一下对信号放射端的影响。当一个迅速升高的阶跃信号到达电容时，电容迅速充电，充电和信号升高快慢有关，充电电流公式为：i=c*dv/dt。电容量越大，充电电流越大，信号升高时光越快，dt越小，同样使充电电流越大。我们知道，信号的反射与信号感触到的阻抗变幻有关，因此为了分析，我们看一下，电容引起的阻抗变幻。在电容开头充电的初期，阻抗表示为：这里dv事实上是阶跃信号电压变幻，dt

2、为信号升高时光，电容阻抗公式变为：从这个公式中，我们可以得到一个很重要的信息，当阶跃信号施加到电容两端的初期，电容的阻抗与信号升高时光和本身的电容量有关。通常在电容充电初期，阻抗很小，小于走线的特性阻抗。信号在电容处发生负反射，这个负电压信号和原信号叠加，使得放射端的信号产生下冲，引起放射端信号的非单调性。对于接收端，信号到达接收端后，发生正反射，反射回归的信号到达电容位置，那个样发生负反射，反射回接收端的负反射电压同样使接收端信号产生下冲。为了使反射噪声小于电压摆幅的5%（这种状况对信号影响可以容忍），阻抗变幻必需小于10%。那么电容阻抗应当控制在多少？电容的阻抗表现为一个并联阻抗，我们可以

3、用并联阻抗公式和反射系数公式来确定它的范围。对于这种并联阻抗，我们希翼电容阻抗越大越好。假设电容阻抗是pcb走线特性阻抗的k倍，按照并联阻抗公式得到电容处信号感触到的阻抗为：阻抗变幻率为：，即，也就是说，按照这种抱负的计算，电容的阻抗起码要是pcb特性阻抗的9倍以上。事实上，随着电容的充电，电容的阻抗不断增强，并不是向来保持最低阻抗，另外，每一个器件还会有寄生，使阻抗增强。因此这个9倍限制可以放宽。在下边的研究中假设这个限制是5倍。有了阻抗的指标，我们就可以确定能容忍多大的电容量。板上50欧姆特性阻抗很常见，我就用50欧姆来计算。得出：即在这种状况下，假如信号升高时光为1ns，那么电容量要小于4皮法。反之，假如电容量为4皮法，则信号升高时光最快为1ns，假如信号升高时光为0.5ns，这个4皮法的电容就会产生问题。这里的计算只不过是为了解释电容的影响，实际电路中状况非常复杂，需要考虑的因素更多，因此这里计算是否精确没有实际意义。关键是要通过这种计算理解电容是如何影响信号的。我们对电路板上每一个因素的影响都有一个感性熟悉后，就能为设计提供须要的指导，浮现问题就知道如何去分析。精确的评估需要用软件来。总结：1 pcb走线中途容性负载使放射端信号产生下冲，接收端信号也会产生下冲。2 能容忍的电容量和信号升高时光有关，信号升高时光越快，能容忍的电容量越小。本站文章欢迎

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