数电课程设计电子钟说明书

1、 1 前言随着科学技术的发展和现代生产力的提高，各个行业都在追求精确和效率，而唯有精确的时钟才能反应出各行业技术的准度与精度。无论什么行业都离不开钟表，而钟表的数字化给人们的生产和生活带来了极大的方便，它几乎取代了传统的机械时钟，使得其准确度更高、实用性更强。因此时钟的数字化使其功能更加丰富，使用更佳便利。数字钟电路是一个典型的数字电路系统，其由时、分、秒计数器以及校时和显示电路组成。利用60进制和24进制递增计数器子电路构成的数字钟系统。在数字钟电路中由两个60进制同步递增计数器完成秒、分计数，由一个24进制同步递增计数器实现小时计数。本设计就是运用所学集成电路的工作原理和使用方法，在单元电

2、路的基础上进行小型数字系统设计的一个数字电子时钟，可完成0时00分00秒23时59分59秒的计时功能，并在控制电路的作用下具有快速调整时间、显示时分秒和整点报时功能。秒、分、时计数器之间采用同步级联方式。利用555多谐振荡器产生的秒脉冲，可以通过调节RP对时间进行校准，并可使用K1、K2、K3实现调整时间的功能。通过74HC161完成计时功能，再通过数码管来实现显示时间功能，最后用74LS00八输入与非门和由555定时器组成的多谐振荡器连接实现时钟整点报时功能。设计时采用中小规模集成电路实现，主要培养分析问题解决问题的能力，提高设计电路，调试电路的实验技能。2 方案比较2.1 方案一此方案数字

3、电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可以实现一天24h的累计。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系

4、统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。其数字电子钟系统框图如下:数 字 电 子 钟 系 统 框 图2.2 方案二此方案是由555定时器构成的多谐振荡器、时钟调整电路、计数器、数码显示器和时钟整点报时电路几部分组成，其方框图如图2.2所示。它是通过555定时器构成的多谐振荡器来产生时钟脉冲，将这一时钟脉冲直接送入时、分、秒计数器中进行计数，而在对应的数码显示管上显示出时间。分和秒共同触发整点报时电路报时。由555产生的时钟脉冲时、分、秒计 数 器时显示器时钟调 整 电 路分显示器秒显示器整点报 时图2.2方案二方框图2.3

5、方案论证与选择虽然方案2相比方案1有很大的优势，但是迫于本次实验的学校所提供的条件，我们选择方案1。3 单元模块电路方案设计3.1晶体振荡器电路：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高。振荡电路由石英晶体、微调电容、集成反相器等元件构成。门电路为反相器，前用于振荡，后用于缓冲整形。Rf为反馈电阻使反相器工作在放大状态。电容与晶振构成振荡电路，产生正弦波。整形后为方波。如果精度要求不高也可以采用的由集成逻辑门与RC组成的时钟源振荡器或由集成电路定时器555与RC组成的多谐振荡器。这里选

6、用555构成的多谐振荡器，设振荡频率f0103Hz，电路参数如图所示。3.2分频器电路：由于数字钟晶体振荡器输出的频率较高，为了得到1HZ的频率，需对输出频率进行多次分频，以便得到较低的1HZ频率。由于各种分频集成块中，CD4060集成块的分频次数最高，而且包含电路所需要的非门，故综合比较之下选取CD4060构成晶体振荡器分频电路。CD4046内部框图如下所示：3.3 由74HC161构成的60进制递增计数器由74HC161构成的60进制递增计数器电路如图3.4所示。它是由两个74HC161级联构成的，右边的74HC161为第一级，脉冲信号从该74HC161的CLK端输入，该74HC161就对

7、输入的脉冲信号进行加计数，当Q3Q2Q1Q0=1010时，通过反馈清零，该74HC161输出端立即变为零。左边的74HC161为第二级，在第一级反馈清零的同时，也给了第二级74HC161的CLK端一个脉冲信号，第二级就计一次数，当第二级的74HC161的Q3Q2Q1Q0=0110时，通过反馈清零，第二级的74HC161输出端立即变为零。这样，通过两个74HC161级联就构成了一个60进制计数器。图3.4 由74HC161构成的60进制递增计数器电路图3.4 由74HC161构成的24进制递增计数器由74HC161构成的24进制递增计数器电路如图3.5所示。它是由两个74HC161级联构成的，右

8、边的74HC161为第一级，脉冲信号从该74HC161的CLK端输入，该74HC161就对输入的脉冲信号进行加计数，由于24进制第一级清零不同于60进制那么简单，60进制只需在Q3Q2Q1Q0=1010时反馈清零，而24进制有两种情况都需清零。第一种和60进制一样，在Q3Q2Q1Q0=1010时反馈清零；第二种则较为复杂一些，这种情况需要和第二级（左边的74HC161）联合起来清零，当第一级的Q3Q2Q1Q0=0100且第二级的Q3Q2Q1Q0=0011时，它们共同给第一级的74HC161一个清零信号，此时第一级的74HC161输出端立即变为零。在第一级Q3Q2Q1Q0=1010时反馈清零的同

9、时，也给了第二级74HC161的CLK端一个脉冲信号，第二级就计一次数，当第二级的74HC161的Q3Q2Q1Q0=0011时，通过反馈清零，第二级的74HC161输出端立即变为零。这样，通过两个74HC161级联就构成了一个24进制计数器。图3.5 由74HC161构成的24进制递增计数器电路图3.5 由74HC161及数码显示管构成的时钟计数显示电路由74HC161及数码显示管构成的时钟计数显示电路如图3.6所示。它是由3部分组成的，第一、二部分都是为60进制的计数器及数码管组成的，第三部分是由24进制的计数器和数码管组成的。第一部分为秒计数部分（最下面2个74HC161及对应的数码管），

10、第二部分为分计数部分（最中间2个74HC161及对应的数码管），第三部分为时计数部分（最上面2个74HC161及对应的数码管）。这三部分之间是通过级联起来的，当第一部分计数到60的同时会产生一个“进位信号”，将这个“进位信号”输送到第二部分，第二部分就计数一次，这样，第一部分每计数60次，第二部分就计数一次，这就完成了秒与分之间的级联。第二部分与第三部分的级联是：当第二部分计数到60的同时同样也会产生一个“进位信号”，会将这个“进位信号”输送到第三部分，第三部分就计数一次，这样，第二部分每计数60次，第三部分就计数一次，这就完成了分与时之间的级联。这样一来，就完成了整个时、分、秒的级联，再加上

11、各个计数器所对应的数码管，共同构成了时钟的计数显示部分。图3.6 由74HC161及数码显示管构成的时钟计数显示电路图4 器件介绍和选择4.1 555定时器555定时器是一种应用极为广泛的中规模集成电路。该电路使用灵活、方便，只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。因而广泛用于信号的产生、变换、控制与检测。目前生产的定时器有双极型和CMOS两种类型，其型号分别有NE555（或5G555）和C7555等多种。它们的结构及工作原理基本相同。通常，双极型定时器具有较大的驱动能力，而CMOS定时电路具有低功耗输入阻抗高等优点。555定时器工作的电源电压很宽，并可承受较大的负载电流。双

12、极型定时器电源电电压范围为516V，最大负载电流可达200mA；CMOS定时器电源电压范围为516V，最大负载电流在4mA以下。图4.1 555定时器原理图图4.2 555定时器引脚图555定时器内部结构的简化原理图如图4.1所示，引脚图如图4.2所示。它由3个阻值为5k的电阻组成的分压器、两个比较器和、基本RS触发器、放电BJT T以及缓冲器组成。定时器的主要功能取决于比较器，比较器的输出控制RS触发器和放电BJT T的状态。图中为复位输入端，当为低电平时，不管其他输入端的状态如何，输出为低电平。因此在正常工作时，应将其接高电平。 表4.1 555定时器功能表复位（）阈值输入（）触发输入（）

13、输出（）放电管（T）0 0导通 1 1截止 1 0导通 1 不变不变4.2 74HC161的功能74HC161是4位二进制同步加计数器。图4.3是它的逻辑电路图，其中RD是异步清零端，LD是预置数控制端，A、B、C、D是预置数据输入端，EP和ET是计数使能（控制）端，RCO（ET·QA·QB·QC·QD）是进位输出端，它的设置为多片集成计数器的级联提供了方便。交流波形图：图1 时钟到输出延迟计数             图2 主复位输出

14、延迟，主复位              时钟频率，脉冲宽度                 脉冲宽度，和主复位恢复时间表4.2是74HC161的功能表。由表可知，74HC161具有以下功能： 异步清零当RD0时，不管其他输入端的状态如何（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。表4

15、.274HC161的功能表清零预置使能时钟预置数据输入输出RDLDEPETCPABCDQAQBQCQDL××××××××LLLLHL××ABCDABCDHHL××××××保持HH×L×××××保持HHHH××××计数4.3 集成译码器74HC138图4.4为常用的集成译码器74HC138的逻辑图，它的功能表如表4.3所示。由图4.4可知，

16、该译码器有3个输入端A、B、C，它们共有8种状态的组合，即可译出8个输出信号Y0Y7，故该译码器也称为3线8线译码器。与2线-4线译码器相比较，该译码器的主要特点是，设置了G1，G2A和G2B 3个使能输入端。由功能表可知，对于正逻辑，当G1为1，且G2A和G2B均为0时，译码器处于工作状态。74hc138 作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在 高性能存贮器系统中,用这种译码器可以提高译码系统的效率。将快速赋能电路用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是说由肖特基钳位的系统译码器所引起的有效系统延迟可以忽略不

17、计。74HC138引脚图如下：图4.474HC138集成译码器逻辑图由功能表可得表4.374HC138集成译码器功能表输入输出G1 G2A G2BC B AY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7×H××××HHHHHHHH××H×××HHHHHHHHL×××××HHHHHHHHHLLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHL

18、HHHLLHHLHHHHHHLHHLLHHHHHHHHHHL74HC138译码器除了有以上译码功能外还可以作为数据分配器来使用。数据分配是将一个数据源来的数据根据需要送到多个不同的通道上去，实现数据分配功能的逻辑电路称为数据分配器。它的作用相当于多个输出的单刀多掷开关。将G2B接低电平，G1作为使能端，C 、B和A作为选择通道地址输入，G2A作为数据输入。例如，当G1=1，CBA=010时，由功能表4.4可得而其余输出端均为高电平。因此，当地址CBA=010时，只有输出端Y2得到与输入相同的数据波形。74HC138译码器作为数据分配器的功能表如表4.4所示。表4.474HC138译码器作为数据

19、分配器时的功能表输入输出G1G2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y7LL××××HHHHHHHHHLDLLLDHHHHHHHHLDLLHHDHHHHHHHLDLLLHHDHHHHHHLDLLHHHHDHHHHHLDHHLHHHHDHHHHLDHHHHHHHHDHHHLDHHLHHHHHHDHHLDHHHHHHHHHHD5 系统调试5.1 时钟运行及调整功能的调试运行时钟当K3闭合时，时钟正常运行，此时不能对该时钟的时间进行调整；当K3断开时，时钟停止运行，此时利用K1用来转换时、分、秒的，我们要分别对时、分、秒进行调整时，可以利用K1来转换具体

20、调整的对象（时、分、秒中的一个）、K2可以分别对该时钟的时、分、秒进行调整，调好后再将K3闭合，时钟就立刻进入正常运行状态。在运行的过程中，发现当开关K1断开时数字时钟的时、分会自动各加1而在开关K1闭合时则正常。因其断开时为调整状态，故其时钟变化对其调整出准确时间无影响。5.2 时钟校准功能的调试 时钟在运行过程中可调节时钟脉冲信号源的Rp来校准时钟，而其Rp大小可由计算公式：f=1 / (tPL+tPH) 1.43 / (R1+2 Rp) C2即Rp= 1.43/(f·C2)-R1/2= 1.43/(1×10)-15k/2=64k即可准确调整出Rp的值，即可校出准确的时钟时间。由于此电路中Rp采用的是滑动变阻器，本身无法准确校出其时钟，故其在校准时需要借助外部仪器来校准。6 设计总结此课程设计现已基本达到预期的目标和功能，经过调试和设计过程中遇到的难点知道想设计出一个完整的产品并不是一件容易的事，我在这方面还懂得不多，因此