FPGA研发之道（4）灵活性的陷阱

1、fpga研发之道（4）灵活性的陷阱 假如说用一个词来描述的特性，灵便性绝对名列前茅。 fpga的灵便性在于：（一）i/o的灵便性，其可以通过其i/o组成各种接口与各种器件衔接，并且支持不同的电气特性。（二）内部存储器灵便性，可以通过ip生成工具生成各种深度和宽度的ram或者fifo等。（三）规律的灵便性，内部规律通可生成的各种类型ip。对于i/o接口来说，fpga的i/o可以支持不同类型的电平和驱动能力，各i/o未定义之前其地位平等，例如一个数据信号可将其约束在随意引脚，只要其电平符合衔接的规范。因此基于这种熟悉，在布线时，基于布线需要，便调节其布线的挨次，例如互换两个信号的位置。通常状况上，

2、这种调节是没有任何问题的。但是随着fpga的接口ip核硬核化的趋势，逐渐由无数的接口ip不能支持这种调节。例如对于较早的sdram或者ddrsdram来说，在xilinx和ara的fpga上，其数据、地址信号等都是可调的。但是随着ddr2，ddr3接口的浮现，其ip接口，只能支持在某个bank并且例化结束后挺直生成相应的约束文件，而这些的改动将会导致布局布线的错误。另一些例子则是一些高速serdes的组合。例如对于xaui接口来说，其硬核ip（altera）上就不支持4组serdes的挨次互换，这将会影响其硬核fcs的编码。假如板级衔接上与phy的挨次与fpga例化ip的约束不全都，则其硬核p

3、cs就不能布局布线通过（软核fcs可以支持调节）。这种灵便性熟悉导致硬件板级互联的问题可谓屡见不鲜，特殊是系统复杂度的升高，板级连线的增强，将会导致设计人员疏忽从而掉入“灵便性的陷阱”。解决此类问题的办法。包括（1）预评估，在设计之前就在fpga上评估所需的接口的规律占用、约束位置、时钟需求等等，预先评估给系统设计提供相应的数据支撑和设计参考。（2）交流，对于设计的变更，要举行有效交流，不能使铁路警察，各管一段。（3）设计评审，虽然老套，但每个环节上的评审能有效削减掉入类似陷阱的几率。对于内部存储资源，大多数fpga工程师就是拿来就用的状态。而缺少整体内部memory规划，普通来说，对于单端口

4、、双端口、假双端口，各型芯片手册中都有明确的定义，例如xilinx的spatan3系列中最小ram单元为18k。一个ram例化最小单位就是18k。而新的器件中最小单位普通为9k。也就是说虽然工程师例化的较小的ram，例如256*16.惟独4k，但是其也占用一个最小单元，按照器件的不同而不同。而乱用双端口导致ram资源的过分占用则是更频繁的设计问题。fpga内部对于单个ram能够支持的真双端口是有限制的。举例解释，对于altera的9k的存储单元普通支持512*18的双端口ram。但假如是一个256*32的双端口则需要占用2个9k的存储ram。也就是说，ram器件的能力是有限的，这取决于ram的

5、外部互联线是有限的，以刚才说的256*32的双端口ram来说，其需要数据线就是64根（双端口），对于单个ram的连线资源来说，这是fpga内部规律资源难以承受的。所以按照器件特定，合理规划内部memory资源，才干在最大限度的达到高效的利用。fpga内部可以例化各型ip，基于ip的复用的可以大大增强研发的进度。但是各种ip的互联之间则需对ip的特性了解清晰，明确ip是否为业务所需的ip。有的ip和工程所需可能只是名称全都，但其功能却不是你想要的。例如网口ip在mii衔接方式下，是用于fpga衔接phy的操作。假如fpga与cpu通过mii衔接，现有的ip则难以满足需求。这是由于mii衔接phy其全部的时钟都是phy提供的。cpu的设计也是与phy衔接，其时钟也有phy提供。而假如二者衔接，就变成都等着对方提供时钟，则就变成没有时钟。这种调试问题相对来说简单解决，不过在系统规划是，就需要对囫囵ip是否能够满足系统的设计要求，有着明确的推断。灵便性是fpga最大的特性，在设计中避免那些灵便性的陷阱，才干从fpga整体上提升