FPGA器件在嵌入式系统中的配置方式的探讨

1、fpga器件在嵌入式系统中的配置方式的探讨在当今商业竞争日益加强的环境中,产品是否便于现场升级和是否便于灵便运用,成为商家快速占据市场的关键因素。在这种背景下,alter公司开发的基于sram lut结构的器件得到了广泛应用。现场可编程门阵列fpga（field programmable gate array）是一种高密度可编程规律器件,其规律功能是通过把设计生成的数据文件配置进芯片内部的静态配置数据存储器（sram）来实现的,具有可重复编程性,可以灵便实现各种规律功能。因为sram的易失性,每次系统上电时必需重新配置数据,即icr（in-circuit reconfigurability）。

2、惟独在数据配置正确的状况下,系统才干正常工作。因此需要外接rom保存其配置数据。fpga的配置是有时序要求的,假如fpga本身不能控制配置时序,就需要外部配置器件来举行时序控制。以公司的fpga为例,因其本身不能控制时序,就有专用的epc系列配置器件供其用法。在系统中,由于含有微处理器,可以用法微处理器产生配置时序,将保存在系统rom中的配置数据存储到fpga中。所以没有须要用法专用的epc系列配置器件来配置fpga。这样不仅节省了成本,还有效地缩小了系统体积。本文重点研究在嵌入式系统中fpga的配置计划。2. fpga器件的配置方式altera公司生产的具有icr功能的fpga器件有flex

3、6000、flex10k、apex和acex等系列,它们可以用以下方式举行配置:1. 用法专用epc配置器件,如epc16、epc8、epc2、epc1;2. 被动串行方式(ps),用法微处理器的串行接口;3. 被动并行同步方式（pps）,用法微处理器的并行同步接口;4. 被动并行异步方式（ppa）,用法微处理器的并行异步接口;5. 边界扫描方式（jtag）,用法jtag下载电缆。下面具体分析上述五种配置方式。用法epc配置器件时,首先将配置文件从计算机下载到epc配置器件中去,然后由epc配置器件控制配置时序对fpga举行配置。epc配置器件有一次可编程和可擦写编程型两种：一次可编程型芯片只

4、能写入一次,不适于开发阶段反复调试、修改及产品的便利升级;可擦除编程型价格昂贵,且容量有限,对于容量较大的可编程规律器件,需要多片配置芯片组成菊花链举行配置,增强了系统设计的难度。用法ps、pps、ppa方式配置时,配置文件事先是以二进制形式保存在系统rom中,然后通过微处理器将配置数据送进fpga中。ps是通过串行方式送到fpga中,pps是以并行方式送给fpga。fpga在其内部将并行数据转换成串行数据,该数据转换时需要外部配置时钟的驱动。比较ps和pps,所用的配置时光几乎相同,而ps的接口方式比较容易,所以嵌入式系统中通常挑选ps方式配置fpga。用法ppa方式配置数据时,微处理器将配

5、置数据以并行方式送给fpag,然后在fpga内部举行数据串行化处理。与pps不一样的地方是串行化处理时不需要配置外部时钟的驱动,但接口更复杂,工程中很少用法。边界扫描方式需要衔接计算机,无法在现场用法,嵌入式系统中很少采纳这种方式。通过上述的分析,在嵌入式系统中要用法fpga时,可以采纳专用epc配置器件、ps、pps、ppa,但是ps、pps、ppa比专用epc配置更具成本和体积优势。在ps、pps、ppa中,ps又是最优的通信方式。所以在嵌入式系统中,通常挑选ps被动串行方式来配置fpga。3. 嵌入式系统中fpga的配置设计3.1. ps方式配置时序在嵌入式系统中,微处理器可以产生配置时

6、序,能够和fpga挺直通信,将rom中的配置文件传输到fpga的sram中去。通常用法ps被动串行方式举行配置fpga,下面就通信中用法到的五根信号线的配置时序举行解释。五根信号线分离为nconfig、nstatus、conf_done、dclk、data,衔接微处理器的五个i/o口和对应的fpga的引脚。 图1 ps方式配置信号时序图微处理器上的五个i/o端口衔接上述五个信号线。其中衔接nconfig、dclk、data端口设置成输出态,nstatus、conf_done端口设置成输入态。当微处理器开头与fpga通信时,微处理器首先在nconfig上送出一个大于8m的负脉冲,并且检测nsta

7、tus上的信号。当fpga接收到nconfig上的下降沿时,快速将nstatus和conf_done拉低,并且保持低电平信号向来到nconfig抬高电平。当nconfig上抬高电平后过1m,nstatus也将电平抬高,微处理器检测到nstatus上的变幻后认为fpga已经做好了接收数据的预备。下一步微处理器将产生配置时钟脉冲,配置时钟的第一个升高沿起码要比nstatus升高沿晚1m。又因为配置数据和配置时钟升高沿同步,所以在配置时钟升高沿发生之前,数据线必需已经有了配置数据信号。配置数据是根据低位在前高位在后的挨次把数据送上数据线。当全部数据都传输完毕后,conf_done线上电平被抬高以示配

8、置完毕。假如传输中浮现了异样,fpga迫使nstatus拉低电平,微处理器一旦检测到了这种现象将重新开头配置。因为配置文件中已经包含了fpga初始化的一些代码,所以传输完配置文件后,fpga就可以正常工作了。3.2 配置电路设计嵌入式系统中fpga的ps方式配置方式电路设计2所示。左侧的微处理器和flash、sdram组成了一个最基本的嵌入式系统。flash作为程序的存储器,其中存储着系统的囫囵应用程序、配置程序和配置文件。sdram作为系统程序运行空间,可以有效地解决微处理器自身sram容量小的问题。4.系统软件设计flash 中存储的程序包括系统程序、配置程序、配置文件。系统加电后,微处理

9、器从flash的0地址的引导程序开头运行,完成系统初始化后,微处理器将flash中的应用程序移至到sdram中运行。因为目前嵌入式系统大多采纳实时多任务操作系统,所以设计时应将配置程序放置在第一个运行的任务中,保证开机后就开头运行。软件设计时按照微处理器与fpga通信信号线上的时序要求来设计。首先初始化微处理器的端口,在p0引脚上产生一个20m的负脉冲,读取p4引脚上的信号,假如是高电平就开头数据预备,将数据读出,通过位移操作以串行比特流把低位的数据送上p1引脚,通过p2产生一个时钟升高沿。由于时钟升高沿与数据传送是同步的,这样p1引脚上的信号就传送到了fpga。再将读出的数据右移位,将低位送

10、上p1引脚,在p2上再产生一个时钟升高沿。如此循环下去,等读出的一个字节传送完毕时再读取下一个字节,按同样的方式传送出去。数据传送的同时检测p4（nstatus）是否为低,假如传送过程中碰到错误,p4将为低,这样系统需要重新配置。等到把数据传送完毕后检测p3引脚的状态,假如是高电平解释配置胜利,假如是低电平则解释配置失败,系统需要重新配置。软件设计语言可以挑选c,也可用汇编。开发过程中按照芯片的硬件本身特点,注重各方面的优化。由于嵌入式系统中从sdram中读取数据的速度很快,所以软件设计时无须考虑从sdram到微处理器的传输速度问题。向fpga器件写数据时,最低有效位居先。微处理器产生的配置时序可以通过给时序引脚发送凹凸电平来实现。5. 结论当今嵌入式系统已应用到各个领域中,因此无论成本还是体积上的优化,都是很有须要的。用嵌入式系统本身的资源优势来完成其它部件的专